JPH04280475A - 半導体スイッチング装置 - Google Patents
半導体スイッチング装置Info
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
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- H10W72/926—Multiple bond pads having different sizes
Landscapes
- Electronic Switches (AREA)
- Power Conversion In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子を用いたス
イッチング装置に関し、特に、大電流容量のスイッチン
グ装置におけるスイッチング損失を低減するための技術
に関するものである。
イッチング装置に関し、特に、大電流容量のスイッチン
グ装置におけるスイッチング損失を低減するための技術
に関するものである。
【０００２】
【従来の技術】従来、電子レンジ用の電源装置、電磁調
理機等に用いられる誘導加熱用電源、或いは、ＵＰＳ（
無停電電源）装置などの各種電源装置には、半導体素子
を用いたスイッチング装置が用いられている。このスイ
ッチング装置は、ＭＯＳＦＥＴのゲートやバイポーラト
ランジスタのベースをドライブ回路によって駆動し、所
定周波数で電流を給断するようになっている。ここに、
スイッチング装置に用いられる半導体素子、特に、大電
流、低飽和電圧を必要とする上記用途に向けられたもの
としては、バイポーラトランジスタ（以下、ＢＪＴとい
う。）や絶縁ゲートバイポーラトランジスタ（以下、Ｉ
ＧＢＴという。）等が用いられる。
理機等に用いられる誘導加熱用電源、或いは、ＵＰＳ（
無停電電源）装置などの各種電源装置には、半導体素子
を用いたスイッチング装置が用いられている。このスイ
ッチング装置は、ＭＯＳＦＥＴのゲートやバイポーラト
ランジスタのベースをドライブ回路によって駆動し、所
定周波数で電流を給断するようになっている。ここに、
スイッチング装置に用いられる半導体素子、特に、大電
流、低飽和電圧を必要とする上記用途に向けられたもの
としては、バイポーラトランジスタ（以下、ＢＪＴとい
う。）や絶縁ゲートバイポーラトランジスタ（以下、Ｉ
ＧＢＴという。）等が用いられる。
【０００３】ところで、上記従来のＢＪＴ、ＩＧＢＴを
用いたスイッチング装置の低消費電力化を図る上で大き
なウエイトを占めるのが、これらの半導体素子のスイッ
チング損失に対する対策である。図８には、ＩＧＢＴを
ドライブ回路で駆動する誘導加熱電源用スイッチング装
置のスイッチング特性を示す。ここで、ＩＣ はＩＧＢ
Ｔのコレクタ電流、ＶＣＥはＩＧＢＴのコレクタ−エミ
ッタ間電圧である。ＩＧＢＴは、ゲートに正電位の供給
されるオン期間においては、低いオン電圧（以下、飽和
電圧という。）ＶＣＥ（ｓａｔ） を示し大電流を流す
ことができる。一方、零又は負のゲート電位が供給され
るオフ期間においては電流は遮断される。この図８に示
す場合は、オン期間は約３０μｓ、オフ期間は約２０μ
ｓの周期でＩＧＢＴが駆動されている。ここで、ＩＧＢ
Ｔの断続に伴って消費される電力、つまり、スイッチン
グ損失は、図中に示す斜線部分の面積で示される。ここ
に、斜線部分Ａは飽和電圧ＶＣＥ（ｓａｔ） の値によ
って定まるオン損失であり、斜線部分ＢはＩＧＢＴの電
流波形のテール部分によって生ずるターンオフ損失であ
る。現状では、スイッチング損失のうちターンオフ損失
Ｂの占める割合が大きく、これを低減することが電力効
率の向上に結びつくが、このターンオフ損失ＢはＩＧＢ
Ｔの下降時間ｔｆを短縮することによって低減できる。
用いたスイッチング装置の低消費電力化を図る上で大き
なウエイトを占めるのが、これらの半導体素子のスイッ
チング損失に対する対策である。図８には、ＩＧＢＴを
ドライブ回路で駆動する誘導加熱電源用スイッチング装
置のスイッチング特性を示す。ここで、ＩＣ はＩＧＢ
Ｔのコレクタ電流、ＶＣＥはＩＧＢＴのコレクタ−エミ
ッタ間電圧である。ＩＧＢＴは、ゲートに正電位の供給
されるオン期間においては、低いオン電圧（以下、飽和
電圧という。）ＶＣＥ（ｓａｔ） を示し大電流を流す
ことができる。一方、零又は負のゲート電位が供給され
るオフ期間においては電流は遮断される。この図８に示
す場合は、オン期間は約３０μｓ、オフ期間は約２０μ
ｓの周期でＩＧＢＴが駆動されている。ここで、ＩＧＢ
Ｔの断続に伴って消費される電力、つまり、スイッチン
グ損失は、図中に示す斜線部分の面積で示される。ここ
に、斜線部分Ａは飽和電圧ＶＣＥ（ｓａｔ） の値によ
って定まるオン損失であり、斜線部分ＢはＩＧＢＴの電
流波形のテール部分によって生ずるターンオフ損失であ
る。現状では、スイッチング損失のうちターンオフ損失
Ｂの占める割合が大きく、これを低減することが電力効
率の向上に結びつくが、このターンオフ損失ＢはＩＧＢ
Ｔの下降時間ｔｆを短縮することによって低減できる。
【０００４】
【発明が解決しようとする課題】しかしながら、ＩＧＢ
Ｔ、ＢＪＴその他の少数キャリアデバイスにおいては、
下降時間ｔｆ の短縮を図ると、一般に飽和電圧ＶＣＥ
（ｓａｔ） が上昇する、すなわち、下降時間ｔｆ と
飽和電圧ＶＣＥ（ｓａｔ） との間にはトレードオフの
関係がある。したがって、ターンオフ損失とオン損失と
の間にもトレードオフの関係が成立するため、スイッチ
ング損失の低減は素子固有の特性によって一定の限界が
課せられるという問題点があった。
Ｔ、ＢＪＴその他の少数キャリアデバイスにおいては、
下降時間ｔｆ の短縮を図ると、一般に飽和電圧ＶＣＥ
（ｓａｔ） が上昇する、すなわち、下降時間ｔｆ と
飽和電圧ＶＣＥ（ｓａｔ） との間にはトレードオフの
関係がある。したがって、ターンオフ損失とオン損失と
の間にもトレードオフの関係が成立するため、スイッチ
ング損失の低減は素子固有の特性によって一定の限界が
課せられるという問題点があった。
【０００５】これに対し、従来、オン損失の増加を抑制
しつつターンオフ損失の低減を図るためには、図９に示
すように、ＢＪＴ１に対して、高速動作可能なＭＯＳＦ
ＥＴ２を並列に接続し、両者を別個のドライブ回路１０
及び２０で駆動することによって、入力端子３と出力端
子４との間を断続するという方法がある。この方法では
、図１０に示すように、ＢＪＴ１のベース電流ＩＢ を
ＭＯＳＦＥＴ２のゲート電圧ＶＧＳよりも先行させて遮
断することにより、ＢＪＴ１のコレクタ電流Ｉ１ をＭ
ＯＳＦＥＴ２のドレイン電流Ｉ２ よりも先に低下させ
、結局、全体としては、ＢＪＴ１の下降時間ｔｆＢＪＴ
よりも短いＭＯＳＦＥＴ２の下降時間ｔｆＭＯＳによっ
て、電流ＩＬ を高速で遮断させる。ところが、この場
合、ＢＪＴ１とＭＯＳＦＥＴ２には、電流駆動素子と電
圧制御素子という本質的な駆動特性の相違があり、両者
の遮断タイミングを取るためには単一のドライブ回路で
は駆動できず、２つのドライブ回路１０，２０が必要と
なり、回路の複雑化と装置の占有スペースの増大を招く
という問題点があった。
しつつターンオフ損失の低減を図るためには、図９に示
すように、ＢＪＴ１に対して、高速動作可能なＭＯＳＦ
ＥＴ２を並列に接続し、両者を別個のドライブ回路１０
及び２０で駆動することによって、入力端子３と出力端
子４との間を断続するという方法がある。この方法では
、図１０に示すように、ＢＪＴ１のベース電流ＩＢ を
ＭＯＳＦＥＴ２のゲート電圧ＶＧＳよりも先行させて遮
断することにより、ＢＪＴ１のコレクタ電流Ｉ１ をＭ
ＯＳＦＥＴ２のドレイン電流Ｉ２ よりも先に低下させ
、結局、全体としては、ＢＪＴ１の下降時間ｔｆＢＪＴ
よりも短いＭＯＳＦＥＴ２の下降時間ｔｆＭＯＳによっ
て、電流ＩＬ を高速で遮断させる。ところが、この場
合、ＢＪＴ１とＭＯＳＦＥＴ２には、電流駆動素子と電
圧制御素子という本質的な駆動特性の相違があり、両者
の遮断タイミングを取るためには単一のドライブ回路で
は駆動できず、２つのドライブ回路１０，２０が必要と
なり、回路の複雑化と装置の占有スペースの増大を招く
という問題点があった。
【０００６】そこで、本発明は上記問題点を解決するも
のであり、その課題は、下降時間ｔｆ と飽和電圧ＶＣ
Ｅ（ｓａｔ） の特性の異なる２つの同種素子を組み合
わせるとともに、両者の駆動タイミングを取るための簡
易な遅延手段を設けることにより、スイッチング損失が
少なく、しかも、簡易かつ小面積のスイッチング装置を
実現することにある。
のであり、その課題は、下降時間ｔｆ と飽和電圧ＶＣ
Ｅ（ｓａｔ） の特性の異なる２つの同種素子を組み合
わせるとともに、両者の駆動タイミングを取るための簡
易な遅延手段を設けることにより、スイッチング損失が
少なく、しかも、簡易かつ小面積のスイッチング装置を
実現することにある。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに本発明が採用した手段は、各々の制御電極に供給さ
れる共通の駆動信号に基づいて各々の入力電極と出力電
極間の電流を断続する同種構造の第１半導体素子及び第
２半導体素子を並列に構成した半導体スイッチング装置
であって、その第２半導体素子に対し第１半導体素子よ
りも駆動信号の変動を遅延さすべき駆動信号遅延手段を
設け、しかも、第１半導体素子を第２半導体素子に比し
飽和電圧が低く、下降時間が長い素子で構成するもので
ある。その駆動信号遅延手段には、第２半導体素子の制
御電極側の入力抵抗を第１半導体素子よりも相対的に大
きくする場合と、第２半導体素子の制御電極のゲート入
力電荷量を第１半導体素子よりも相対的に大きくする場
合がある。ここに、第１半導体素子及び第２半導体素子
は、ともにバイポーラトランジスタとするか、又は絶縁
ゲートバイポーラトランジスタとすることが望ましい。
めに本発明が採用した手段は、各々の制御電極に供給さ
れる共通の駆動信号に基づいて各々の入力電極と出力電
極間の電流を断続する同種構造の第１半導体素子及び第
２半導体素子を並列に構成した半導体スイッチング装置
であって、その第２半導体素子に対し第１半導体素子よ
りも駆動信号の変動を遅延さすべき駆動信号遅延手段を
設け、しかも、第１半導体素子を第２半導体素子に比し
飽和電圧が低く、下降時間が長い素子で構成するもので
ある。その駆動信号遅延手段には、第２半導体素子の制
御電極側の入力抵抗を第１半導体素子よりも相対的に大
きくする場合と、第２半導体素子の制御電極のゲート入
力電荷量を第１半導体素子よりも相対的に大きくする場
合がある。ここに、第１半導体素子及び第２半導体素子
は、ともにバイポーラトランジスタとするか、又は絶縁
ゲートバイポーラトランジスタとすることが望ましい。
【０００８】上記各手段を実現する上で採用する半導体
スイッチング装置の構造に関しては、第１半導体素子及
び第２半導体素子を共通の半導体基体上に活性領域を形
成した構造とし、両者の制御電極間を抵抗層で接続する
ことが好適であり、特に絶縁ゲートバイポーラトランジ
スタを用いる場合には、この方法に加え若しくはこの方
法に代えて、第１半導体素子の制御電極と活性領域間に
形成された絶縁膜の少なくとも一部の厚さを第２半導体
素子のそれよりも厚く形成することが効果的である。こ
れらの場合、第１半導体素子の活性領域には第２半導体
素子のそれよりも少数キャリア短寿命化処理を多く施す
ことが望ましい。
スイッチング装置の構造に関しては、第１半導体素子及
び第２半導体素子を共通の半導体基体上に活性領域を形
成した構造とし、両者の制御電極間を抵抗層で接続する
ことが好適であり、特に絶縁ゲートバイポーラトランジ
スタを用いる場合には、この方法に加え若しくはこの方
法に代えて、第１半導体素子の制御電極と活性領域間に
形成された絶縁膜の少なくとも一部の厚さを第２半導体
素子のそれよりも厚く形成することが効果的である。こ
れらの場合、第１半導体素子の活性領域には第２半導体
素子のそれよりも少数キャリア短寿命化処理を多く施す
ことが望ましい。
【０００９】
【作用】かかる手段によれば、第１半導体素子と第２半
導体素子が並列接続されているので、オン期間では第１
半導体素子の低飽和電圧が半導体スイッチング装置とし
てのオン電圧となる。したがって、オン損失を単独の第
１半導体素子をスイッチング素子として用いる場合と同
程度に抑制できる。また、ターンオフ期間においては、
駆動信号遅延手段により、第２半導体素子の制御電極が
受ける駆動信号の変動が第１半導体素子よりも遅延する
から、先ず第１半導体素子の制御電極の電圧降下に伴う
電流降下が先行し、この状態で第２半導体素子に電流が
転流するので、全体の電流量は殆ど変化せずしかも電圧
降下はそれ程増大しない。この後、第２半導体素子が遅
れてターンオフ動作に入ると、第２半導体素子の短い下
降時間で電流量が降下して遮断状態に移行する。したが
って、単独の第２半導体素子をスイッチング素子として
用いる場合とほぼ同程度のターンオフ損失に抑制できる
。このようにして、従来、同種構造の半導体素子におい
てトレードオフの関係にある下降時間と飽和電圧の特性
を利用し、両者の特性上の利点を反映させてオン損失及
びターンオフ損失双方の低減を図ることができる。更に
、この手段では、第１半導体素子と第２半導体素子は同
種構造であり、しかも駆動信号遅延手段を備えているこ
とによって、単一の駆動信号で動作させることができる
ので、ドライブ回路も一つで足りることとなり、装置の
回路構成を簡素化し、占有面積を縮小することができる
。
導体素子が並列接続されているので、オン期間では第１
半導体素子の低飽和電圧が半導体スイッチング装置とし
てのオン電圧となる。したがって、オン損失を単独の第
１半導体素子をスイッチング素子として用いる場合と同
程度に抑制できる。また、ターンオフ期間においては、
駆動信号遅延手段により、第２半導体素子の制御電極が
受ける駆動信号の変動が第１半導体素子よりも遅延する
から、先ず第１半導体素子の制御電極の電圧降下に伴う
電流降下が先行し、この状態で第２半導体素子に電流が
転流するので、全体の電流量は殆ど変化せずしかも電圧
降下はそれ程増大しない。この後、第２半導体素子が遅
れてターンオフ動作に入ると、第２半導体素子の短い下
降時間で電流量が降下して遮断状態に移行する。したが
って、単独の第２半導体素子をスイッチング素子として
用いる場合とほぼ同程度のターンオフ損失に抑制できる
。このようにして、従来、同種構造の半導体素子におい
てトレードオフの関係にある下降時間と飽和電圧の特性
を利用し、両者の特性上の利点を反映させてオン損失及
びターンオフ損失双方の低減を図ることができる。更に
、この手段では、第１半導体素子と第２半導体素子は同
種構造であり、しかも駆動信号遅延手段を備えているこ
とによって、単一の駆動信号で動作させることができる
ので、ドライブ回路も一つで足りることとなり、装置の
回路構成を簡素化し、占有面積を縮小することができる
。
【００１０】駆動信号遅延手段としては、第２半導体素
子の制御電極への入力抵抗を第１半導体素子よりも大き
くすることによって、該入力抵抗の差に基づく電圧降下
により、第２半導体素子の制御電極への駆動信号の変動
を実質的に遅延させることができる。
子の制御電極への入力抵抗を第１半導体素子よりも大き
くすることによって、該入力抵抗の差に基づく電圧降下
により、第２半導体素子の制御電極への駆動信号の変動
を実質的に遅延させることができる。
【００１１】上記作用は、第１半導体素子及び第２半導
体素子がバイポーラトランジスタ又は絶縁ゲートバイポ
ーラトランジスタのいずれの場合でも発揮されるが、特
に絶縁ゲートバイポーラトランジスタでは、駆動信号遅
延手段として第１半導体素子よりも第２半導体素子のゲ
ート入力電荷量を大きくすることができる。この場合に
は、同期的に双方の制御電極、即ちゲートに印加される
駆動信号が変動する場合でも、ゲート入力電荷量の相違
によってゲート電位の降下タイミングがずれるので、上
記入力抵抗と同様に作用する。
体素子がバイポーラトランジスタ又は絶縁ゲートバイポ
ーラトランジスタのいずれの場合でも発揮されるが、特
に絶縁ゲートバイポーラトランジスタでは、駆動信号遅
延手段として第１半導体素子よりも第２半導体素子のゲ
ート入力電荷量を大きくすることができる。この場合に
は、同期的に双方の制御電極、即ちゲートに印加される
駆動信号が変動する場合でも、ゲート入力電荷量の相違
によってゲート電位の降下タイミングがずれるので、上
記入力抵抗と同様に作用する。
【００１２】第１半導体素子及び第２半導体素子の活性
領域を共通基体上に形成し、制御電極間を抵抗層で接続
すれば、スイッチング装置の１チップ化が図れるととも
に、両素子が同種構造であることから製造工程の全部若
しくは一部を共通工程とすることが可能であり、装置の
製造コストの低減を図ることができる。特に、絶縁ゲー
トバイポーラトランジスタにおいては第１半導体素子の
ゲート絶縁膜の少なくとも一部を厚く形成することによ
ってゲート入力電荷量を小さくすることができる。更に
、第１半導体素子の活性領域に第２半導体素子のそれよ
りも少数キャリア短寿命化処理を多く施す場合には、少
数キャリアのライフタイムコントロールによって下降時
間及び飽和電圧の組合せ要件をより広範囲かつ制御性良
く設定することができる。
領域を共通基体上に形成し、制御電極間を抵抗層で接続
すれば、スイッチング装置の１チップ化が図れるととも
に、両素子が同種構造であることから製造工程の全部若
しくは一部を共通工程とすることが可能であり、装置の
製造コストの低減を図ることができる。特に、絶縁ゲー
トバイポーラトランジスタにおいては第１半導体素子の
ゲート絶縁膜の少なくとも一部を厚く形成することによ
ってゲート入力電荷量を小さくすることができる。更に
、第１半導体素子の活性領域に第２半導体素子のそれよ
りも少数キャリア短寿命化処理を多く施す場合には、少
数キャリアのライフタイムコントロールによって下降時
間及び飽和電圧の組合せ要件をより広範囲かつ制御性良
く設定することができる。
【００１３】
【実施例】次に、添付図面を参照して本発明の実施例を
説明する。
説明する。
【００１４】（第１実施例）図１には、本発明に係る第
１実施例の半導体スイッチング装置の回路構成を示す。 この実施例は、２つのＩＧＢＴ／Ａ及びＢのコレクタ同
士及びエミッタ同士を接続した並列構成とし、共通のド
ライブ回路Ｄで駆動するものである。ここで、ＩＧＢＴ
／Ａのゲートにはドライブ回路Ｄの出力を直接導入する
が、ＩＧＢＴ／Ｂのゲートには、入力抵抗Ｒを介して導
入する。勿論両ゲートに入力抵抗を備えても良いが、そ
の場合にはＩＧＢＴ／Ａの入力抵抗をＩＧＢＴ／Ｂのそ
れよりも小さくする必要がある。
１実施例の半導体スイッチング装置の回路構成を示す。 この実施例は、２つのＩＧＢＴ／Ａ及びＢのコレクタ同
士及びエミッタ同士を接続した並列構成とし、共通のド
ライブ回路Ｄで駆動するものである。ここで、ＩＧＢＴ
／Ａのゲートにはドライブ回路Ｄの出力を直接導入する
が、ＩＧＢＴ／Ｂのゲートには、入力抵抗Ｒを介して導
入する。勿論両ゲートに入力抵抗を備えても良いが、そ
の場合にはＩＧＢＴ／Ａの入力抵抗をＩＧＢＴ／Ｂのそ
れよりも小さくする必要がある。
【００１５】図５にはＩＧＢＴの飽和電圧ＶＣＥ（ｓａ
ｔ） 及び下降時間ｔｆ についてトレードオフの関係
を示す。上記ＩＧＢＴ／ＡとＩＧＢＴ／Ｂは、図５のグ
ラフ内の各点で表される特性となるように形成されてい
る。即ち、ＩＧＢＴ／Ａは低飽和電圧、長下降時間、Ｉ
ＧＢＴ／Ｂは高飽和電圧、短下降時間である。これらの
特性は、ゲート間隔、チャネル長、ｎ型ベース層の厚さ
、ｎ型バッファ層の濃度等の構造変更や少数キャリアの
ライフタイム制御により、電圧降下量や少数キャリアの
掃き出し効率などを制御して変更することができる。
ｔ） 及び下降時間ｔｆ についてトレードオフの関係
を示す。上記ＩＧＢＴ／ＡとＩＧＢＴ／Ｂは、図５のグ
ラフ内の各点で表される特性となるように形成されてい
る。即ち、ＩＧＢＴ／Ａは低飽和電圧、長下降時間、Ｉ
ＧＢＴ／Ｂは高飽和電圧、短下降時間である。これらの
特性は、ゲート間隔、チャネル長、ｎ型ベース層の厚さ
、ｎ型バッファ層の濃度等の構造変更や少数キャリアの
ライフタイム制御により、電圧降下量や少数キャリアの
掃き出し効率などを制御して変更することができる。
【００１６】この半導体スイッチング装置の駆動状態を
ターンオフ動作を中心として図２に示す。ドライブ回路
Ｄにより高電位が供給されているオン期間では、ＩＧＢ
Ｔ／Ａの低い飽和電圧ＶＣＥ（ｓａｔ） で電流ＩＬ
が流れており、この状態でドライブ回路Ｄの駆動信号電
圧が降下すると、ＩＧＢＴ／Ａのゲート電圧ＶＧＡが先
行して低下し始め、ＩＧＢＴ／Ｂのゲート電圧ＶＧＢの
低下は入力抵抗Ｒの電圧降下に基づいて遅延する。した
がって、ＩＧＢＴ／Ａのコレクタ電流ＩＣＡは少数キャ
リア排出に伴う若干の蓄積時間経過後に低下を開始し、
下降時間ｔｆＡの経過後にはＩＧＢＴ／Ａが遮断状態に
なる。一方、ＩＧＢＴ／Ｂのコレクタ電流ＩＣＢは、コ
レクタ電流ＩＣＡの低下に伴って電流が増大し、ゲート
電圧ＶＧＢの低下遅延時間の経過後に減少しはじめ、下
降時間ｔｆＢの経過後にＩＧＢＴ／Ｂが遮断される。周
波数２０乃至３０ｋＨｚ程度の駆動信号で動作させる場
合、ＩＧＢＴ／Ａの下降時間ｔｆＡを１μｓ程度、ＩＧ
ＢＴ／Ｂの下降時間ｔｆＢを５０乃至１００ｎｓ程度と
して、両者のターンオフ開始時刻の差を１μｓ強に設定
すれば、長い下降時間ｔｆＡによる影響を殆どなくする
ことが可能であり、ＩＧＢＴ／Ａを単独でスイッチング
する場合よりも大幅にターンオフ損失を低減することが
できる。
ターンオフ動作を中心として図２に示す。ドライブ回路
Ｄにより高電位が供給されているオン期間では、ＩＧＢ
Ｔ／Ａの低い飽和電圧ＶＣＥ（ｓａｔ） で電流ＩＬ
が流れており、この状態でドライブ回路Ｄの駆動信号電
圧が降下すると、ＩＧＢＴ／Ａのゲート電圧ＶＧＡが先
行して低下し始め、ＩＧＢＴ／Ｂのゲート電圧ＶＧＢの
低下は入力抵抗Ｒの電圧降下に基づいて遅延する。した
がって、ＩＧＢＴ／Ａのコレクタ電流ＩＣＡは少数キャ
リア排出に伴う若干の蓄積時間経過後に低下を開始し、
下降時間ｔｆＡの経過後にはＩＧＢＴ／Ａが遮断状態に
なる。一方、ＩＧＢＴ／Ｂのコレクタ電流ＩＣＢは、コ
レクタ電流ＩＣＡの低下に伴って電流が増大し、ゲート
電圧ＶＧＢの低下遅延時間の経過後に減少しはじめ、下
降時間ｔｆＢの経過後にＩＧＢＴ／Ｂが遮断される。周
波数２０乃至３０ｋＨｚ程度の駆動信号で動作させる場
合、ＩＧＢＴ／Ａの下降時間ｔｆＡを１μｓ程度、ＩＧ
ＢＴ／Ｂの下降時間ｔｆＢを５０乃至１００ｎｓ程度と
して、両者のターンオフ開始時刻の差を１μｓ強に設定
すれば、長い下降時間ｔｆＡによる影響を殆どなくする
ことが可能であり、ＩＧＢＴ／Ａを単独でスイッチング
する場合よりも大幅にターンオフ損失を低減することが
できる。
【００１７】この実施例では、ＩＧＢＴ／Ａ及びＩＧＢ
Ｔ／Ｂの同種構造の半導体素子を用いることによって単
一のドライブ回路Ｄのみで２つの素子を駆動することが
できる上に、両者のターンオフ期間のタイミングを取る
手段が入力抵抗Ｒだけで足りるので、極めて簡単な回路
構成とすることができ、しかも占有面積を縮小すること
ができる。この結果、装置としての製造コストを大幅に
低減できる。
Ｔ／Ｂの同種構造の半導体素子を用いることによって単
一のドライブ回路Ｄのみで２つの素子を駆動することが
できる上に、両者のターンオフ期間のタイミングを取る
手段が入力抵抗Ｒだけで足りるので、極めて簡単な回路
構成とすることができ、しかも占有面積を縮小すること
ができる。この結果、装置としての製造コストを大幅に
低減できる。
【００１８】本実施例では、半導体素子としてＩＧＢＴ
を用いたが、飽和電圧ＶＣＥ（ｓａｔ） 及び下降時間
ｔｆ を制御して製造できる素子であれば、ＢＪＴ、Ｍ
ＯＳＦＥＴなどの他の同種素子で構成することができる
。勿論、飽和電圧ＶＣＥ（ｓａｔ） と下降時間ｔｆ
との間にトレードオフの関係のあるＢＪＴ、ＩＧＢＴな
どの少数キャリア素子である場合に上記効果が特に有用
となることはいうまでもない。
を用いたが、飽和電圧ＶＣＥ（ｓａｔ） 及び下降時間
ｔｆ を制御して製造できる素子であれば、ＢＪＴ、Ｍ
ＯＳＦＥＴなどの他の同種素子で構成することができる
。勿論、飽和電圧ＶＣＥ（ｓａｔ） と下降時間ｔｆ
との間にトレードオフの関係のあるＢＪＴ、ＩＧＢＴな
どの少数キャリア素子である場合に上記効果が特に有用
となることはいうまでもない。
【００１９】ドライブ回路Ｄが供給する駆動信号の波形
は任意であるが、特に、ターンオン損失を低減するため
の逆バイアス印加、ターンオフ損失を低減するためのオ
ーバードライブ防止などの対策を施すことにより、上記
効果を更に有効に引き出すことができる。
は任意であるが、特に、ターンオン損失を低減するため
の逆バイアス印加、ターンオフ損失を低減するためのオ
ーバードライブ防止などの対策を施すことにより、上記
効果を更に有効に引き出すことができる。
【００２０】（第２実施例）次に、本発明に係る第２実
施例を説明する。この実施例では、図３に示すように、
２つのＩＧＢＴ／ａ，ＩＧＢＴ／ｂを第１実施例と同様
に並列接続し、両者のゲート前に入力抵抗Ｒａ とＲｂ
をそれぞれ挿入している。このＩＧＢＴ／ａとＩＧＢ
Ｔ／ｂの関係は、上記第１実施例と同様に前者が低飽和
電圧、長下降時間であり、後者が高飽和電圧、短下降時
間である点は同様であるが、ＩＧＢＴ／ａのゲート入力
電荷量がＩＧＢＴ／ｂのゲート入力電荷量よりも小さく
形成されている点が異なる。ここで、ゲート入力電荷量
は、駆動信号で素子のオンオフ動作を行う際にゲート容
量によりゲートに蓄積される電荷量、つまり、オフ時の
駆動電圧値からオン時の駆動電圧値までの範囲でゲート
電圧の関数たるゲート容量を積分した値に相当する。こ
のゲート入力電荷量を変えることによって、ゲートに導
入されるドライブ回路Ｄからの駆動信号が同一であって
も、駆動信号の電圧低下が発生すると、図４に示すよう
にＩＧＢＴ／ａのゲート電圧ＶＧａが先行して低下し、
ＩＧＢＴ／ｂのゲート電圧ＶＧｂはゆっくりと低下する
。したがって、上記入力抵抗Ｒａ とＲｂ が等しい場
合でも、第１実施例とほぼ同様の効果が得られる。この
ゲート入力電荷量を変化させる方法には、後述の第４実
施例で示すゲート絶縁膜の厚さを変更する方法の他に、
ゲート／チャネル面積やゲート絶縁膜の誘電率を変更す
る方法もある。勿論、第１実施例と同様に入力抵抗Ｒａ
とＲｂ とを異ならせる一方でＩＧＢＴ／ａとＩＧＢ
Ｔ／ｂのゲート入力電荷量にも差異を設けることも可能
であり、双方の差異を相互に調整することによってター
ンオフ損失の最小値を得るための条件の最適化を図るこ
とができる。
施例を説明する。この実施例では、図３に示すように、
２つのＩＧＢＴ／ａ，ＩＧＢＴ／ｂを第１実施例と同様
に並列接続し、両者のゲート前に入力抵抗Ｒａ とＲｂ
をそれぞれ挿入している。このＩＧＢＴ／ａとＩＧＢ
Ｔ／ｂの関係は、上記第１実施例と同様に前者が低飽和
電圧、長下降時間であり、後者が高飽和電圧、短下降時
間である点は同様であるが、ＩＧＢＴ／ａのゲート入力
電荷量がＩＧＢＴ／ｂのゲート入力電荷量よりも小さく
形成されている点が異なる。ここで、ゲート入力電荷量
は、駆動信号で素子のオンオフ動作を行う際にゲート容
量によりゲートに蓄積される電荷量、つまり、オフ時の
駆動電圧値からオン時の駆動電圧値までの範囲でゲート
電圧の関数たるゲート容量を積分した値に相当する。こ
のゲート入力電荷量を変えることによって、ゲートに導
入されるドライブ回路Ｄからの駆動信号が同一であって
も、駆動信号の電圧低下が発生すると、図４に示すよう
にＩＧＢＴ／ａのゲート電圧ＶＧａが先行して低下し、
ＩＧＢＴ／ｂのゲート電圧ＶＧｂはゆっくりと低下する
。したがって、上記入力抵抗Ｒａ とＲｂ が等しい場
合でも、第１実施例とほぼ同様の効果が得られる。この
ゲート入力電荷量を変化させる方法には、後述の第４実
施例で示すゲート絶縁膜の厚さを変更する方法の他に、
ゲート／チャネル面積やゲート絶縁膜の誘電率を変更す
る方法もある。勿論、第１実施例と同様に入力抵抗Ｒａ
とＲｂ とを異ならせる一方でＩＧＢＴ／ａとＩＧＢ
Ｔ／ｂのゲート入力電荷量にも差異を設けることも可能
であり、双方の差異を相互に調整することによってター
ンオフ損失の最小値を得るための条件の最適化を図るこ
とができる。
【００２１】（第３実施例）次に、第１実施例の半導体
スイッチング装置と同一回路構成を備えた第３実施例を
説明する。この第３実施例は、図６（ａ）に示すように
、ＩＧＢＴ／Ａ及びＩＧＢＴ／Ｂを共通の半導体基板上
に形成し１チップ化したものであり、特に指摘しない限
り第１実施例で述べた内容と全く同一であって、その説
明は省略する。なお、これらの構造を半導体集積回路内
に作り込むことも可能である。
スイッチング装置と同一回路構成を備えた第３実施例を
説明する。この第３実施例は、図６（ａ）に示すように
、ＩＧＢＴ／Ａ及びＩＧＢＴ／Ｂを共通の半導体基板上
に形成し１チップ化したものであり、特に指摘しない限
り第１実施例で述べた内容と全く同一であって、その説
明は省略する。なお、これらの構造を半導体集積回路内
に作り込むことも可能である。
【００２２】図６（ｂ）は図６（ａ）のＢ−Ｂ線に沿っ
て切断した部分断面図である。このＩＧＢＴ／Ａ及びＩ
ＧＢＴ／Ｂでは、ｐコレクタ２２、ｎ− ベース２３Ａ
，２３Ｂ の表面側に、ｐベース２４Ａ ，２４Ｂ
、ｎ＋ エミッタ２５Ａ ，２５Ｂ が２重拡散によっ
て形成され、更に、これらの表面上に、ゲート絶縁膜２
６を介してポリシリコンゲート２７Ａ ，２７Ｂ が堆
積された後、ｐベース２４Ａ ，２４Ｂ 及びｎ＋ エ
ミッタ２５Ａ ，２５Ｂ に導電接触するエミッタ電極
ＥＡ ，ＥＢ がＡｌを材料として被着され、これがエ
ミッタ端子Ｅに接続されている。また、ポリシリコンゲ
ート２７Ａ はゲート電極２８Ａ に接続され、ポリシ
リコンゲート２７Ｂ はゲート電極２８Ｂ に接続され
る。そして、ゲート電極２８Ａ とゲート電極２８Ｂ
はポリシリコン抵抗層２９を介して接続されており、ゲ
ート電極２８Ａ に対しゲート端子Ｇが接続される。な
お、ｐコレクタ２２の裏面側にはコレクタ端子Ｃに接続
されるコレクタ電極が形成されている。
て切断した部分断面図である。このＩＧＢＴ／Ａ及びＩ
ＧＢＴ／Ｂでは、ｐコレクタ２２、ｎ− ベース２３Ａ
，２３Ｂ の表面側に、ｐベース２４Ａ ，２４Ｂ
、ｎ＋ エミッタ２５Ａ ，２５Ｂ が２重拡散によっ
て形成され、更に、これらの表面上に、ゲート絶縁膜２
６を介してポリシリコンゲート２７Ａ ，２７Ｂ が堆
積された後、ｐベース２４Ａ ，２４Ｂ 及びｎ＋ エ
ミッタ２５Ａ ，２５Ｂ に導電接触するエミッタ電極
ＥＡ ，ＥＢ がＡｌを材料として被着され、これがエ
ミッタ端子Ｅに接続されている。また、ポリシリコンゲ
ート２７Ａ はゲート電極２８Ａ に接続され、ポリシ
リコンゲート２７Ｂ はゲート電極２８Ｂ に接続され
る。そして、ゲート電極２８Ａ とゲート電極２８Ｂ
はポリシリコン抵抗層２９を介して接続されており、ゲ
ート電極２８Ａ に対しゲート端子Ｇが接続される。な
お、ｐコレクタ２２の裏面側にはコレクタ端子Ｃに接続
されるコレクタ電極が形成されている。
【００２３】この実施例では、第１実施例の回路構成を
１チップ内に形成した点に特徴があり、同種構造のＩＧ
ＢＴ／Ａ及びＩＧＢＴ／Ｂを共通の半導体基板上に形成
したことから、製造時には、両者の特性を異ならせるた
めに必要な場合を除き、殆どの工程が共通化されるので
、低コストで生産することができる。例えば、電極配線
層の同時形成やポリシリコンゲート２７Ａ ，２７Ｂと
ポリシリコン抵抗層２９との同時形成は、明らかにＩＧ
ＢＴの特性制御とは無関係に行うことができる。
１チップ内に形成した点に特徴があり、同種構造のＩＧ
ＢＴ／Ａ及びＩＧＢＴ／Ｂを共通の半導体基板上に形成
したことから、製造時には、両者の特性を異ならせるた
めに必要な場合を除き、殆どの工程が共通化されるので
、低コストで生産することができる。例えば、電極配線
層の同時形成やポリシリコンゲート２７Ａ ，２７Ｂと
ポリシリコン抵抗層２９との同時形成は、明らかにＩＧ
ＢＴの特性制御とは無関係に行うことができる。
【００２４】この実施例においては、ライフタイムキラ
ーとしてのＡｕ、Ｐｔ等の導入量や電子線照射量をｎ−
ベース２３Ａ よりもｎ− ベース２３Ｂ により多
くなるようにした。この結果、ＩＧＢＴ／ＡよりもＩＧ
ＢＴ／Ｂの少数キャリアのライフタイムが短縮され、下
降時間も短くすることができる。この方法では、先ず、
ＩＧＢＴの構造寸法やキャリア濃度等からＩＧＢＴ／Ａ
及びＩＧＢＴ／Ｂの飽和時間をそれぞれ設定した上で、
ライフタイムコントロールによってある程度上記飽和時
間とは独立に下降時間の値を制御することができるので
、素子特性設定の範囲の拡大及び制御性の向上を図るこ
とができる。
ーとしてのＡｕ、Ｐｔ等の導入量や電子線照射量をｎ−
ベース２３Ａ よりもｎ− ベース２３Ｂ により多
くなるようにした。この結果、ＩＧＢＴ／ＡよりもＩＧ
ＢＴ／Ｂの少数キャリアのライフタイムが短縮され、下
降時間も短くすることができる。この方法では、先ず、
ＩＧＢＴの構造寸法やキャリア濃度等からＩＧＢＴ／Ａ
及びＩＧＢＴ／Ｂの飽和時間をそれぞれ設定した上で、
ライフタイムコントロールによってある程度上記飽和時
間とは独立に下降時間の値を制御することができるので
、素子特性設定の範囲の拡大及び制御性の向上を図るこ
とができる。
【００２５】（第４実施例）最後に、図７（ａ）の平面
図及び図７（ａ）のＢ−Ｂ線に沿って切断した状態を示
す図７（ｂ）の部分断面図を参照して、本発明の第４実
施例を説明する。この実施例では、上述の第２実施例と
同一の回路構成を共通基板上に形成した１チップの半導
体スイッチング装置であり、第２実施例と重複する説明
は省略する。
図及び図７（ａ）のＢ−Ｂ線に沿って切断した状態を示
す図７（ｂ）の部分断面図を参照して、本発明の第４実
施例を説明する。この実施例では、上述の第２実施例と
同一の回路構成を共通基板上に形成した１チップの半導
体スイッチング装置であり、第２実施例と重複する説明
は省略する。
【００２６】ＩＧＢＴ／ａ及びＩＧＢＴ／ｂでは、ｐコ
レクタ３２、ｎ−ベース３３ａ ，３３ｂ の表面側に
、ｐベース３４ａ ，３４ｂ 、ｎ＋ エミッタ３５ａ
，３５ｂ が２重拡散によって形成され、更に、これ
らの表面上に、ゲート絶縁膜３６ａ ，３６ｂ を介し
てポリシリコンゲート３７ａ ，３７ｂ が設けられた
後、ｐベース３４ａ ，３４ｂ 及びｎ＋ エミッタ３
５ａ ，３５ｂ に導電接触するエミッタ電極Ｅａ ，
Ｅｂ がＡｌを材料として被着され、エミッタ端子Ｅに
接続されている。ポリシリコンゲート３７ａ 及びポリ
シリコンゲート３７ｂ は共通のポリシリコン層３７に
接続されており、このポリシリコン層３７が共通のゲー
ト電極３８に接続されている。
レクタ３２、ｎ−ベース３３ａ ，３３ｂ の表面側に
、ｐベース３４ａ ，３４ｂ 、ｎ＋ エミッタ３５ａ
，３５ｂ が２重拡散によって形成され、更に、これ
らの表面上に、ゲート絶縁膜３６ａ ，３６ｂ を介し
てポリシリコンゲート３７ａ ，３７ｂ が設けられた
後、ｐベース３４ａ ，３４ｂ 及びｎ＋ エミッタ３
５ａ ，３５ｂ に導電接触するエミッタ電極Ｅａ ，
Ｅｂ がＡｌを材料として被着され、エミッタ端子Ｅに
接続されている。ポリシリコンゲート３７ａ 及びポリ
シリコンゲート３７ｂ は共通のポリシリコン層３７に
接続されており、このポリシリコン層３７が共通のゲー
ト電極３８に接続されている。
【００２７】したがって、第２実施例の入力抵抗Ｒａ
とＲｂ の値は、ポリシリコンゲート３７ａ 及びポリ
シリコンゲート３７ｂ とポリシリコン層３７との間の
内部抵抗によって実現される。そして、ゲート電極３８
に対しゲート端子Ｇが接続され、ｐコレクタ３２の裏面
側にはコレクタ端子Ｃに接続されるコレクタ電極が形成
されている。なお、この実施例においても第３実施例と
同様に、ライフタイムキラーとしてのＡｕ、Ｐｔ等の導
入量や電子線照射量がｎ− ベース３３ａ よりもｎ−
ベース３３ｂ により多くなるように形成している。
とＲｂ の値は、ポリシリコンゲート３７ａ 及びポリ
シリコンゲート３７ｂ とポリシリコン層３７との間の
内部抵抗によって実現される。そして、ゲート電極３８
に対しゲート端子Ｇが接続され、ｐコレクタ３２の裏面
側にはコレクタ端子Ｃに接続されるコレクタ電極が形成
されている。なお、この実施例においても第３実施例と
同様に、ライフタイムキラーとしてのＡｕ、Ｐｔ等の導
入量や電子線照射量がｎ− ベース３３ａ よりもｎ−
ベース３３ｂ により多くなるように形成している。
【００２８】この実施例においては、ポリシリコンゲー
ト３７ａ の直下に形成されたゲート絶縁膜３６ａ の
厚さｄａ がポリシリコンゲート３７ｂ の直下に形成
されたゲート絶縁膜３６ｂ の厚さｄｂ よりも厚くな
るように形成し、同一ゲート電圧下におけるＩＧＢＴ／
ｂのゲート容量をＩＧＢＴ／ａのゲート容量よりも大き
くした。したがって、オンオフ駆動時におけるゲート入
力電荷量についてもＩＧＢＴ／ｂよりもＩＧＢＴ／ａの
方が大きくなり、第２実施例と同様の効果が得られる。
ト３７ａ の直下に形成されたゲート絶縁膜３６ａ の
厚さｄａ がポリシリコンゲート３７ｂ の直下に形成
されたゲート絶縁膜３６ｂ の厚さｄｂ よりも厚くな
るように形成し、同一ゲート電圧下におけるＩＧＢＴ／
ｂのゲート容量をＩＧＢＴ／ａのゲート容量よりも大き
くした。したがって、オンオフ駆動時におけるゲート入
力電荷量についてもＩＧＢＴ／ｂよりもＩＧＢＴ／ａの
方が大きくなり、第２実施例と同様の効果が得られる。
【００２９】この構造では、第３実施例とほぼ同様の製
造工程上の効果が得られるとともに、第３実施例のよう
な非対称な平面構造を形成する必要がなく、また、入力
抵抗の値の自由度も向上しており、入力抵抗Ｒａ とＲ
ｂ の差異及びゲート入力電荷量の差異の双方を調整す
ることによって、スイッチング損失の最小値を、より自
由な平面パターンで実現することができる。
造工程上の効果が得られるとともに、第３実施例のよう
な非対称な平面構造を形成する必要がなく、また、入力
抵抗の値の自由度も向上しており、入力抵抗Ｒａ とＲ
ｂ の差異及びゲート入力電荷量の差異の双方を調整す
ることによって、スイッチング損失の最小値を、より自
由な平面パターンで実現することができる。
【００３０】
【発明の効果】以上説明したように、本発明は、同種構
造の低飽和電圧／長下降時間の素子と高飽和電圧／短下
降時間の素子とを並列に構成し、共通の駆動信号により
動作する半導体スイッチング装置であって、前者よりも
後者の制御電極への駆動信号の変動を遅延させる駆動信
号遅延手段を設けたことに特徴を有するので、以下の効
果を奏する。
造の低飽和電圧／長下降時間の素子と高飽和電圧／短下
降時間の素子とを並列に構成し、共通の駆動信号により
動作する半導体スイッチング装置であって、前者よりも
後者の制御電極への駆動信号の変動を遅延させる駆動信
号遅延手段を設けたことに特徴を有するので、以下の効
果を奏する。
【００３１】■オン期間では第１半導体素子の低飽和電
圧が半導体スイッチング装置としてのオン電圧となるか
ら、単独の第１半導体素子をスイッチング素子として用
いる場合と同様のオン損失に抑制できる一方、ターンオ
フ期間においては、駆動信号遅延手段による駆動信号の
遅延に基づいて、第２半導体素子の短い下降時間で電流
量が降下して遮断状態に移行するから、単独の第２半導
体素子をスイッチング素子として用いる場合と同様のタ
ーンオフ損失に抑制できる。したがって、従来同種構造
の半導体素子における下降時間と飽和電圧間のトレード
オフの関係を利用し、オン損失及びターンオフ損失を同
時に低減することができる。また、この手段では、第１
半導体素子と第２半導体素子は同種構造であるので単独
のドライブ回路に基づく駆動信号で動作させることがで
きるから、装置の回路構成を簡素化し、占有面積を縮小
することができる。
圧が半導体スイッチング装置としてのオン電圧となるか
ら、単独の第１半導体素子をスイッチング素子として用
いる場合と同様のオン損失に抑制できる一方、ターンオ
フ期間においては、駆動信号遅延手段による駆動信号の
遅延に基づいて、第２半導体素子の短い下降時間で電流
量が降下して遮断状態に移行するから、単独の第２半導
体素子をスイッチング素子として用いる場合と同様のタ
ーンオフ損失に抑制できる。したがって、従来同種構造
の半導体素子における下降時間と飽和電圧間のトレード
オフの関係を利用し、オン損失及びターンオフ損失を同
時に低減することができる。また、この手段では、第１
半導体素子と第２半導体素子は同種構造であるので単独
のドライブ回路に基づく駆動信号で動作させることがで
きるから、装置の回路構成を簡素化し、占有面積を縮小
することができる。
【００３２】■駆動信号遅延手段として第２半導体素子
の制御電極への入力抵抗を用いる場合には入力抵抗の差
に基づく電圧降下により、第２半導体素子の制御電極へ
の駆動信号の変動を実質的に遅延させることができる。
の制御電極への入力抵抗を用いる場合には入力抵抗の差
に基づく電圧降下により、第２半導体素子の制御電極へ
の駆動信号の変動を実質的に遅延させることができる。
【００３３】■駆動信号遅延手段として第１半導体素子
よりも第２半導体素子のゲート入力電荷量を大きくする
場合にも、ゲート入力電荷量の相違によってゲート電位
の降下タイミングがずれるので、上記入力抵抗と同様に
作用する。
よりも第２半導体素子のゲート入力電荷量を大きくする
場合にも、ゲート入力電荷量の相違によってゲート電位
の降下タイミングがずれるので、上記入力抵抗と同様に
作用する。
【００３４】■第１半導体素子及び第２半導体素子の活
性領域を共通基体上に形成し、制御電極間を抵抗層で接
続するか、又は第１半導体素子のゲート絶縁膜の少なく
とも一部を厚く形成してゲート入力電荷量を小さくする
ことにより、スイッチング装置の１チップ化が図れると
ともに、両素子が同種構造であることから製造工程の全
部若しくは一部を共通工程とすることが可能であり、装
置の製造コストの低減を図ることができる。
性領域を共通基体上に形成し、制御電極間を抵抗層で接
続するか、又は第１半導体素子のゲート絶縁膜の少なく
とも一部を厚く形成してゲート入力電荷量を小さくする
ことにより、スイッチング装置の１チップ化が図れると
ともに、両素子が同種構造であることから製造工程の全
部若しくは一部を共通工程とすることが可能であり、装
置の製造コストの低減を図ることができる。
【００３５】■第１半導体素子の活性領域に第２半導体
素子のそれよりも少数キャリア短寿命化処理を多く施す
場合には、少数キャリアのライフタイムコントロールに
よって下降時間及び飽和電圧の組合せ要件をより広範囲
かつ制御性良く設定することができる。
素子のそれよりも少数キャリア短寿命化処理を多く施す
場合には、少数キャリアのライフタイムコントロールに
よって下降時間及び飽和電圧の組合せ要件をより広範囲
かつ制御性良く設定することができる。
【図１】本発明に係る第１実施例の構成を示す回路図で
ある。
ある。
【図２】第１実施例のスイッチング動作を示すタイミン
グチャート図である。
グチャート図である。
【図３】本発明に係る第２実施例の構成を示す回路図で
ある。
ある。
【図４】第２実施例のゲート電圧の変化を示すグラフ図
である。
である。
【図５】ＩＧＢＴの下降時間と飽和電圧との関係を示す
グラフ図である。
グラフ図である。
【図６】（ａ）は本発明に係る第３実施例のチップ構造
を示す平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿って切断
した状態を示す部分断面図である。
を示す平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿って切断
した状態を示す部分断面図である。
【図７】（ａ）は本発明に係る第４実施例のチップ構造
を示す平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿って切断
した状態を示す部分断面図である。
を示す平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿って切断
した状態を示す部分断面図である。
【図８】誘導加熱用電源に用いるスイッチング装置の動
作状態を示すタイミングチャート図である。
作状態を示すタイミングチャート図である。
【図９】ＢＪＴとＭＯＳＦＥＴとを組み合わせた従来の
スイッチング装置の構成を示す回路図である。
スイッチング装置の構成を示す回路図である。
【図１０】図９に示すスイッチング装置の動作を示すタ
イミングチャート図である。
イミングチャート図である。
Ａ，ａ，Ｂ，ｂ 絶縁ゲートバイポーラトランジ
スタ（ＩＧＢＴ） Ｄ ドライブ回路 Ｒ，Ｒ１ ，Ｒ２ 入力抵抗 ２２，３２ ｐコレクタ２２ ２３Ａ ，２３Ｂ ，３３ａ ，３３ｂ ｎ− ベ
ース２４Ａ ，２４Ｂ ，３４ａ ，３４ｂ ｐベ
ース２５Ａ ，２５Ｂ ，３５ａ ，３５ｂ ｎ＋
エミッタ２６，３６ａ ，３６ｂ ゲート絶
縁膜２７Ａ ，２７Ｂ ，３７ａ ，３７ｂ ポリ
シリコンゲートＥＡ ，ＥＢ ，Ｅａ ，Ｅｂ
エミッタ電極２８Ａ ，２８Ｂ ，３８ ゲー
ト電極２９ ポリシリコン抵抗層
スタ（ＩＧＢＴ） Ｄ ドライブ回路 Ｒ，Ｒ１ ，Ｒ２ 入力抵抗 ２２，３２ ｐコレクタ２２ ２３Ａ ，２３Ｂ ，３３ａ ，３３ｂ ｎ− ベ
ース２４Ａ ，２４Ｂ ，３４ａ ，３４ｂ ｐベ
ース２５Ａ ，２５Ｂ ，３５ａ ，３５ｂ ｎ＋
エミッタ２６，３６ａ ，３６ｂ ゲート絶
縁膜２７Ａ ，２７Ｂ ，３７ａ ，３７ｂ ポリ
シリコンゲートＥＡ ，ＥＢ ，Ｅａ ，Ｅｂ
エミッタ電極２８Ａ ，２８Ｂ ，３８ ゲー
ト電極２９ ポリシリコン抵抗層
Claims (4)
- 【請求項１】 各々の制御電極に供給される共通の駆
動信号に基づいて各々の入力電極と出力電極間の電流を
断続する同種構造の第１半導体素子及び第２半導体素子
を並列に構成した半導体スイッチング装置であって、前
記第２半導体素子に対し前記第１半導体素子よりも前記
駆動信号の変動を遅延さすべき駆動信号遅延手段を有し
、前記第１半導体素子は前記第２半導体素子に比し飽和
電圧が低く、下降時間が長い素子であることを特徴とす
る半導体スイッチング装置。 - 【請求項２】 請求項１において、前記駆動信号遅延
手段は、前記第１半導体素子の制御電極側の入力抵抗よ
りも大きな前記第２半導体素子の制御電極側の入力抵抗
であることを特徴とする半導体スイッチング素子。 - 【請求項３】 請求項１において、前記駆動信号遅延
手段は、前記第１半導体素子の制御電極のゲート入力電
荷量よりも大きな前記第２半導体素子の制御電極のゲー
ト入力電荷量であることを特徴とする半導体スイッチン
グ装置。 - 【請求項４】 請求項１乃至請求項３の何れか一項に
おいて、前記第１半導体素子及び前記第２半導体素子は
共通の半導体基体上に活性領域を有し、両者の前記制御
電極は抵抗層で接続されていることを特徴とする半導体
スイッチング装置。
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| JP3043378A JPH04280475A (ja) | 1991-03-08 | 1991-03-08 | 半導体スイッチング装置 |
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