JPH065716B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH065716B2 JPH065716B2 JP60075864A JP7586485A JPH065716B2 JP H065716 B2 JPH065716 B2 JP H065716B2 JP 60075864 A JP60075864 A JP 60075864A JP 7586485 A JP7586485 A JP 7586485A JP H065716 B2 JPH065716 B2 JP H065716B2
- Authority
- JP
- Japan
- Prior art keywords
- mask
- masks
- product
- different
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体装置製造工程内のマスク合わせ工程に
おいて、別品種のマスク誤使用を防止することのできる
マスク合わせパターンを使用した半導体装置の製造方法
に関するものである。
おいて、別品種のマスク誤使用を防止することのできる
マスク合わせパターンを使用した半導体装置の製造方法
に関するものである。
（従来の技術） 第４図に従来の相補型MOS構造をもつゲートアレイの一
般的な拡散工程の流れを示す。同図において、ｎ型半導
体基板準備工程１に対し、ｎチャンネル用ウェル形成工
程２を行ない、つぎに、フィールド酸化膜形成工程３を
行ない、その後第４図に示した手順に従って、ポリシリ
コンゲート形成工程４、ｐチャンネルソース・ドレイン
拡散層形成工程５、ｎチャンネルソース・ドレイン拡散
層形成工程６、拡散層・ゲートと金属電極とのコンタク
ト窓形成工程７、および金属電極形成工程８と順次各工
程を進め、最後に保護膜の入出力パッド上窓形成工程９
を行なって拡散工程を完了する。
般的な拡散工程の流れを示す。同図において、ｎ型半導
体基板準備工程１に対し、ｎチャンネル用ウェル形成工
程２を行ない、つぎに、フィールド酸化膜形成工程３を
行ない、その後第４図に示した手順に従って、ポリシリ
コンゲート形成工程４、ｐチャンネルソース・ドレイン
拡散層形成工程５、ｎチャンネルソース・ドレイン拡散
層形成工程６、拡散層・ゲートと金属電極とのコンタク
ト窓形成工程７、および金属電極形成工程８と順次各工
程を進め、最後に保護膜の入出力パッド上窓形成工程９
を行なって拡散工程を完了する。
以上の各工程２ないし９で使用されるマスクは、符号２
０ないし９０で示される各工程対応物である。ゲートア
レイではこの工程内において、拡散層ゲートと金属電極
とのコンタクト窓形成工程７、および金属電極形成工程
８で、それぞれパターンの異なるマスクを使用すること
によって、同マスク対応の半導体製品を製造する。すな
わち呼称ＰＷなるマスク（マスク20）からＮＤマスク
（マスク60）までの各工程およびＳＧマスク（マスク9
0）については共通のマスクを使用するが、たとえば製
品Ａを製造するときは工程７においてＣＷ（Ａ）マスク
（マスク70）を使用し、工程８においてＡＬ（Ａ）マス
ク（マスク80）を使用する。
０ないし９０で示される各工程対応物である。ゲートア
レイではこの工程内において、拡散層ゲートと金属電極
とのコンタクト窓形成工程７、および金属電極形成工程
８で、それぞれパターンの異なるマスクを使用すること
によって、同マスク対応の半導体製品を製造する。すな
わち呼称ＰＷなるマスク（マスク20）からＮＤマスク
（マスク60）までの各工程およびＳＧマスク（マスク9
0）については共通のマスクを使用するが、たとえば製
品Ａを製造するときは工程７においてＣＷ（Ａ）マスク
（マスク70）を使用し、工程８においてＡＬ（Ａ）マス
ク（マスク80）を使用する。
一方、製品Ｂを製造するときには工程７においてＣＷ
（Ｂ）マスク（マスク70′）を使用し、工程８において
ＡＬ（Ｂ）マスク（マスク80′）を使用する。従来、こ
の種のマスク合わせパターンは製造工程が同じであれば
製品の種類にかかわらず全部のマスクについて共通のパ
ターンが用いられてきた。すなわち第４図におけるＣＷ
（Ａ）マスクとＣＷ（Ｂ）マスク、あるいはＡＬ（Ａ）
マスクとＡＬ（Ｂ）マスク上に配置されたマスク合わせ
パターンの形状は全く同一であった。
（Ｂ）マスク（マスク70′）を使用し、工程８において
ＡＬ（Ｂ）マスク（マスク80′）を使用する。従来、こ
の種のマスク合わせパターンは製造工程が同じであれば
製品の種類にかかわらず全部のマスクについて共通のパ
ターンが用いられてきた。すなわち第４図におけるＣＷ
（Ａ）マスクとＣＷ（Ｂ）マスク、あるいはＡＬ（Ａ）
マスクとＡＬ（Ｂ）マスク上に配置されたマスク合わせ
パターンの形状は全く同一であった。
（発明が解決しようとする問題点） 従来の方法では、マスク合わせ工程において、万一作業
者がマスク周辺部に記載された品種名、あるいはマスク
変更履歴を示すマスク番号を見誤ったり、またはマスク
混入等の原因により誤って別のマスクを使用してしまっ
ても、その誤りは拡散工程完了後の検査工程に至るまで
見逃される可能性があり、マスク合わせ工程では誤りを
発見できない欠点があった。これを第４図の製造例にお
いて具体的に説明する。いま製品Ａの製造工程におい
て、拡散工程の流れに従って、工程２から工程７まで、
順次マスクをＰＷ→ＯＤ→ＰＳ→ＰＤ→ＮＤ→ＣＷ
（Ａ）まで処理が進行した半導体ウェハに対して次工程
の金属電極形成工程８において、本体ＡＬ（Ａ）80のマ
スクを使用すべきところを誤ってＡＬ（Ｂ）80′のマス
クを使用してしまった場合、ＡＬ（Ａ）80とＡＬ（Ｂ）
80′の各マスクに設けられたマスク合わせパターンは同
一であるため、マスク合わせ作業上ＡＬ（Ｂ）80′はＣ
Ｗ（Ａ）70のマスクに対しても支障なく合わされてしま
い、作業者はＡＬ（Ｂ）80′をＡＬ（Ａ）80のマスクと
取り違えて使用したことに気付かない。
者がマスク周辺部に記載された品種名、あるいはマスク
変更履歴を示すマスク番号を見誤ったり、またはマスク
混入等の原因により誤って別のマスクを使用してしまっ
ても、その誤りは拡散工程完了後の検査工程に至るまで
見逃される可能性があり、マスク合わせ工程では誤りを
発見できない欠点があった。これを第４図の製造例にお
いて具体的に説明する。いま製品Ａの製造工程におい
て、拡散工程の流れに従って、工程２から工程７まで、
順次マスクをＰＷ→ＯＤ→ＰＳ→ＰＤ→ＮＤ→ＣＷ
（Ａ）まで処理が進行した半導体ウェハに対して次工程
の金属電極形成工程８において、本体ＡＬ（Ａ）80のマ
スクを使用すべきところを誤ってＡＬ（Ｂ）80′のマス
クを使用してしまった場合、ＡＬ（Ａ）80とＡＬ（Ｂ）
80′の各マスクに設けられたマスク合わせパターンは同
一であるため、マスク合わせ作業上ＡＬ（Ｂ）80′はＣ
Ｗ（Ａ）70のマスクに対しても支障なく合わされてしま
い、作業者はＡＬ（Ｂ）80′をＡＬ（Ａ）80のマスクと
取り違えて使用したことに気付かない。
以上のような誤りによる損失は半導体の量産技術が向上
して多数枚のウェハを一度に処理可能となればそれだけ
大きなものとなる。それだけでなく、検査工程に入って
から初めて誤りが発覚するため、拡散工程をやり直すた
めの時間的損失は甚大なものとなる。
して多数枚のウェハを一度に処理可能となればそれだけ
大きなものとなる。それだけでなく、検査工程に入って
から初めて誤りが発覚するため、拡散工程をやり直すた
めの時間的損失は甚大なものとなる。
本発明の目的は、従来の欠点を解消し、マスク合わせ工
程時の誤りを未然に防ぐことである。
程時の誤りを未然に防ぐことである。
（問題点を解決するための手段） 本発明の半導体装置の製造方法は、複数のマスクのうち
の一部のマスクについてだけマスクパターンを変えるこ
とによって、それぞれの半導体製品を区別する半導体装
置の製造方法において、前記一部のマスク上に、半導体
製品毎にパターン形状の一部が異なるマスク合わせパタ
ーンを配置し、このマスク合わせパターンによって、前
記一部のマスクのマスク合わせを行なうものである。
の一部のマスクについてだけマスクパターンを変えるこ
とによって、それぞれの半導体製品を区別する半導体装
置の製造方法において、前記一部のマスク上に、半導体
製品毎にパターン形状の一部が異なるマスク合わせパタ
ーンを配置し、このマスク合わせパターンによって、前
記一部のマスクのマスク合わせを行なうものである。
（作用） 本発明により、製品の種類に対応して内容の異なるマス
クを使用する工程において、マスク合わせパターンの形
状が製品毎に異なるため、別品種のマスクではマスク合
わせが不可能となり、したがってマスク誤使用は起らな
くなる。
クを使用する工程において、マスク合わせパターンの形
状が製品毎に異なるため、別品種のマスクではマスク合
わせが不可能となり、したがってマスク誤使用は起らな
くなる。
（実施例） 第１図および第２図は本発明の一実施例によるマスク合
わせパターンの概略図であり、第４図の各工程の流れの
うち、製品の種類にかかわらない共通のマスクとしてＰ
Ｓ40とＳＧ90を用い、これらに対し、製品の種類に対応
してパターン内容が異なるマスクとしてＣＷ（Ａ）70と
ＡＬ（Ａ）80との各マスクを合わせる場合、およびＣＷ
（Ｂ）70′とＡＬ（Ｂ）80′との各マスクを合わせる場
合を抽出して描いたものである。第１図は製品Ａに専用
のマスク合わせパターン、第２図は製品Ｂに専用のマス
ク合わせパターンであるが、両図でＰＳとＳＧについて
は同一パターンであるが、ＣＷとＡＬとの両方の対応マ
スクについては製品Ａと製品Ｂとでパターンの形状が一
部異なっていることである。すなわち、第１図、第２図
においてＣＷ，ＡＬとの（Ａ），（Ｂ）で突起部の位置
がそれぞれ異なっている。いま、マスク合わせ工程で製
品Ａを製造中に、誤ってＡＬ（Ｂ）80′のマスクを使用
しようとした場合を想定すると、この時点でのマスク合
わせパターンの重なりは第３図で示すようになり、ＣＷ
（Ａ）70とＡＬ（Ｂ）80′との両マスクはパターンが一
部分交叉して不一致になるため、マスクの誤使用に気付
くことができる。なお上記の実施例においては、製品Ａ
と製品ＢがＣＷ，ＡＬなる呼称の２枚のマスクにおいて
区別される例を説明したが、このことは３枚以上のマス
クによって製品を区別する場合においても適用できる。
わせパターンの概略図であり、第４図の各工程の流れの
うち、製品の種類にかかわらない共通のマスクとしてＰ
Ｓ40とＳＧ90を用い、これらに対し、製品の種類に対応
してパターン内容が異なるマスクとしてＣＷ（Ａ）70と
ＡＬ（Ａ）80との各マスクを合わせる場合、およびＣＷ
（Ｂ）70′とＡＬ（Ｂ）80′との各マスクを合わせる場
合を抽出して描いたものである。第１図は製品Ａに専用
のマスク合わせパターン、第２図は製品Ｂに専用のマス
ク合わせパターンであるが、両図でＰＳとＳＧについて
は同一パターンであるが、ＣＷとＡＬとの両方の対応マ
スクについては製品Ａと製品Ｂとでパターンの形状が一
部異なっていることである。すなわち、第１図、第２図
においてＣＷ，ＡＬとの（Ａ），（Ｂ）で突起部の位置
がそれぞれ異なっている。いま、マスク合わせ工程で製
品Ａを製造中に、誤ってＡＬ（Ｂ）80′のマスクを使用
しようとした場合を想定すると、この時点でのマスク合
わせパターンの重なりは第３図で示すようになり、ＣＷ
（Ａ）70とＡＬ（Ｂ）80′との両マスクはパターンが一
部分交叉して不一致になるため、マスクの誤使用に気付
くことができる。なお上記の実施例においては、製品Ａ
と製品ＢがＣＷ，ＡＬなる呼称の２枚のマスクにおいて
区別される例を説明したが、このことは３枚以上のマス
クによって製品を区別する場合においても適用できる。
（発明の効果） 本発明によれば、半導体装置を製造するために、複数枚
のマスクを系列的に、各組ごとに違えて使用する場合
に、各系列では同じで、各組間では異なるマスク合わせ
パターンを使用することによって半導体集積回路装置の
製造過程でのマスクの誤使用によるトラブルを未然に防
止できる効果がある。
のマスクを系列的に、各組ごとに違えて使用する場合
に、各系列では同じで、各組間では異なるマスク合わせ
パターンを使用することによって半導体集積回路装置の
製造過程でのマスクの誤使用によるトラブルを未然に防
止できる効果がある。
第１図および第２図は本発明の一実施例によるマスク合
わせパターンの平面図、第３図は同マスク合わせパター
ンの誤使用例を示す平面図、第４図は従来の相補型ＭＯ
Ｓ集積回路装置の製造工程の流れ図と、各工程で使用す
るマスクの対応図である。 １…ｎ型半導体基板準備工程、２…ｎチャンネル用ウェ
ル形成工程、３…フィールド酸化膜形成工程、４…ポリ
シリコンゲート形成工程、５…ｐチャンネルソース・ド
レイン拡散層形成工程、６…ｎチャンネルソース・ドレ
イン拡散層形成工程、７…拡散層・ゲートと金属電極と
のコンタクト窓形成工程、８…金属電極形成工程、９…
表面保護膜の入出力パッド上窓形成工程、20ないし90…
各工程対応マスク。
わせパターンの平面図、第３図は同マスク合わせパター
ンの誤使用例を示す平面図、第４図は従来の相補型ＭＯ
Ｓ集積回路装置の製造工程の流れ図と、各工程で使用す
るマスクの対応図である。 １…ｎ型半導体基板準備工程、２…ｎチャンネル用ウェ
ル形成工程、３…フィールド酸化膜形成工程、４…ポリ
シリコンゲート形成工程、５…ｐチャンネルソース・ド
レイン拡散層形成工程、６…ｎチャンネルソース・ドレ
イン拡散層形成工程、７…拡散層・ゲートと金属電極と
のコンタクト窓形成工程、８…金属電極形成工程、９…
表面保護膜の入出力パッド上窓形成工程、20ないし90…
各工程対応マスク。
Claims (1)
- 【請求項１】一連の製造工程で複数のマスクが使用さ
れ、それらマスクのうち、コンタクト窓形成工程と金属
電極形成工程では製品の品種毎に異なる個別マスクが使
用され、他の工程では品種に関わらず共通のマスクが使
用されるものにおいて、 前記個別マスクには前記共通マスクとは異なる形状のマ
スク合わせパターンが設けられており、かつ異品種の個
別マスク間は互いに異なる形状のマスク合わせパター
ン、同一品種の個別マスク間は互いに合致する形状のマ
スク合わせパターンとなっていることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075864A JPH065716B2 (ja) | 1985-04-10 | 1985-04-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075864A JPH065716B2 (ja) | 1985-04-10 | 1985-04-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61234527A JPS61234527A (ja) | 1986-10-18 |
| JPH065716B2 true JPH065716B2 (ja) | 1994-01-19 |
Family
ID=13588541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60075864A Expired - Lifetime JPH065716B2 (ja) | 1985-04-10 | 1985-04-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065716B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5793546A (en) * | 1980-12-03 | 1982-06-10 | Nec Corp | Integrated circuit device |
-
1985
- 1985-04-10 JP JP60075864A patent/JPH065716B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61234527A (ja) | 1986-10-18 |
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