JPH0657463B2

JPH0657463B2 - 文字発生装置

Info

Publication number: JPH0657463B2
Application number: JP60003102A
Authority: JP
Inventors: 雅昭西山; 孝史門野
Original assignee: ミノルタカメラ株式会社
Priority date: 1985-01-10
Filing date: 1985-01-10
Publication date: 1994-08-03
Anticipated expiration: 2009-08-03
Also published as: JPS61162365A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、文字等のドットイメージを発生する文字発生
装置に関する。

（従来の技術）文字等のドットイメージを各種のドットイメージプリン
タに出力するためのキャラクタマップ方式の文字発生回
路は、印字すべきテキストの各文字等が指定されると、
フォントメモリをアクセスし、各文字等に対応したドッ
トイメージを構成するドット列に変換し、ドットイメー
ジプリンタに出力する。

フォントメモリは、文字等のフォント（字母）のドット
イメージを記憶しているメモリである。

第５図は、ドットパターンの一例を示す。ここでは、ア
ルファベットのＡが、横３２列（４バイト列）×縦３２
ラインのドットパターンとして表わされる。後に説明す
るように、このドットパターンは、第７図に示すよう
に、従来のフォントメモリにおいては、各バイト列毎に
対応するＲＯＭに記憶される。この場合、フォントメモ
リは、４個のＲＯＭで構成される。

第６図は、文字発生回路の一例の基本構成を示すブロッ
ク図である。文字発生回路１を制御するＣＰＵ２は、印
字すべきテキスト３が入力されると、改行、改頁その他
の印字制御用のコントロールデータやテキスト３の各文
字等に対応してフォントメモリ４をアクセスするための
データを文字発生回路１に出力する。文字発生回路１の
インタフェース５は、入力されるテキスト３の各文字等
に対応してフォントメモリ４から各文字等のドットイメ
ージをバイト単位で順次読み出し、印字プリンタ６に出
力する。また印字制御用のデータも出力する。印字プリ
ンタ６は、文字発生回路１から出力されるデータを印字
し、テキスト３をドットイメージとして再現する。

（発明の解決すべき問題点）今後、印字の高解像度化および文字の多様化が進められ
るため、文字の構成が必ずしもバイト単位でない場合が
発生する。さらに、文字幅が文字ごとに変化するプロポ
ーショナル処理方式がますます用いられるようになると
予想される。

しかし、キャラクタマップ方式の文字発生回路では、フ
ォントメモリのアクセスとプリンタへのバイトデータ出
力とがほぼ同期して進行するため、バイト単位でない文
字の出力が困難であった。また、ＣＰＵ，フォントメモ
リ，ＲＡＭともに、バイト単位でのアクセスが容易なよ
うに構成されている。したがって、従来のキャラクタマ
ップ方式の文字発生回路の出力制御部では、出力の高速
化が困難であった。

本発明の目的は、フォントメモリから並列に出力される
ドットデータのドット数とは異なる文字幅のドットパタ
ーンの高速処理の可能な文字発生回路の出力制御部を提
供することである。

（問題点を解決するための手段）本発明に係る文字発生装置は、文字幅が変化するフォン
トのドットデータを文字のドットパターンを格納してい
る記憶手段から所定のドット数単位で並列に読み出して
ドットイメージプリンタに転送するキャラクタマップ方
式の文字発生装置において、前記記憶手段から並列に出
力された前記所定のドット数のドットデータを受け入
れ、このドットデータを順次直列に出力する並列直列変
換手段と、前記並列直列変換手段より出力された直列ド
ットデータを一旦格納した後に前記ドットイメージプリ
ンタへ出力するレジスタ手段と、プリントすべき文字の
幅に相当するドット数のデータが前記並列直列変換手段
から前記レジスタ手段に転送されたことを検出する検出
手段と、前記検出手段による検出に応答して、前記並列
直列変換手段から前記レジスタ手段へのドットデータの
転送を中止すると共に、前記並列直列変換手段への前記
所定のドット数のドットデータの書き込みを行う制御手
段とを備えたことを特徴とする。

（作用）フォントメモリから出力されるドットデータのドット単
位とは異なる文字幅の文字を印字する場合、フォントか
ら出力されるデータには出力しなくてもよいビットデー
タが含まれる。本発明においては、並列直列交換手段に
入力された並列データのうちプリンタへ出力すべきビッ
トデータだけを、レジスタ手段に連続的に直列に入力
し、並列直列変換手段に入力されたデータのうち、出力
すべきデータがすべてレジスタ手段に送られたことが検
出手段によって判別されると、記憶手段から出力された
新たな並列データが、並列直列変換手段に入力される。

（実施例）以下、添付の図面を参照して本発明の実施例を説明す
る。以下の順序で実施例を説明する。

（ａ）フォントメモリの構成（ｂ）テキストバッファの格納方式（ｃ）文字発生回路の構成（ｄ）アドレス発生回路の動作（ｅ）テキストバッファ部（ｆ）出力制御部 (a)フォントメモリの構成フォントは、第５図に示すように、３２×３２ドットの
パターンからなるとする。なお、フォントの横幅は、３
２ドット以内で変化する（プロポーショナル処理）。フ
ォントメモリには、ｎ番目のフォントのドットパターン
は、先頭番地Ａ_ｎ以降に記憶される（第２図参照）。ド
ットパターンを横Ｘバイト列縦Ｙライン（ここでは、Ｘ
＝４、Ｙ＝３２）に分割し、ｍラインｋ列目の部分の１
バイト分のドット列をフォントメモリのＡ_ｎ＋(m-1)×
Ｘ＋(k-1)番地に記憶する。フォントの横幅Ｘを一定に
保つ場合は、Ａ_ｎ＝Ａ_ｏ＋ｎ（Ｘ×Ｙ）である。ここ
に、Ａ_ｏは、文字パターンを記憶するエリアの先頭番地
である。

なお、第７図に示す従来のフォントメモリのように、４
個のメモリに並列にドットパターンを記憶してもよい。
この場合は、メモリは、ドットパターンの４列に対応し
て番号付けられ、ｍライン目でｋ番目のドット列は、ｋ
番目のメモリＲＯＭｋのＡ_ｎ＋(m-1)番地に記憶され
る。

(b)テキストバッファの格納方式本実施例においては、テキストを構成する各文字等のフ
ォントメモリ内での先頭番地がテキストバッファ部に書
き込まれる。第１表に示すように、テキストバッファ部
に格納される１つのデータは、２４ビット(TＤ０〜ＴＤ
２3)からなる。データには、データの制御に用いるコン
トロールデータとフォントメモリの番地を示すフォント
番地データとがあり、ＴＤ０が１か０かで判別される。
フォント番地データは、ＴＤ４〜ＴＤ２３の２０ビット
のデータ(FＦＡＤ０〜ＦＦＡＤ１9)として記憶される。
コントロールデータには、各種の制御用データが記憶さ
れる。ＴＤ１〜ＴＤ３の３ビットは、フォントの横方向
が何バイトあるかを示す二進数データ(PＴＢＴＤ０〜Ｐ
ＴＢＴＤ2)である。ＴＤ４とＴＤ５は、それぞれ、改行
(CR)と改頁(PE)の信号である。ＴＤ６とＴＤ７は、それ
ぞれ、文字を縦方向に倍にする信号ＴＢＡＩと横方向に
倍にする信号ＹＢＡＩである。ＴＤ８〜ＴＤ１４の７ビ
ットは、その行のライン数をあらわす信号ＬＰＤＴＤ０
〜６である。ＴＤ１６〜２１の６ビットは、フォントの
文字高さドット数を示す二進数ＰＴＬＮＤ０〜５であ
る。ＴＤ２２とＴＤ２３の２ビットは、フォントメモリ
を選択するための信号ＦＯＮＴＳＥＬＥＣＴ０とＦＯ
ＮＴＳＥＬＥＣＴ１である。なお、テキストバッファ
の２４ビットのデータＴＤ０〜２３は、第３図に示す６
箇の４ビット×１６ｋ語のダイナミックＲＡＭ(RＡＭ０
〜ＲＡＭ5)に４ビットずつ記憶される。

第２表は、テキストバッファの内容の一例を示す。第１
行目の最初のデータは、テキストの１行目についてのコ
ントロールデータである(TＤ０＝1)。次の段からは、テ
キストの１行目の各文字に対応するフォント番号データ
(TＤ０＝0)が順次記憶される。１行目の最後の文字の段
の次には、改行(TＤ４＝1)を指示するコントロールデー
タ(TＤ０＝1)が記憶される。

次に、テキストの２行目についてのコントロールデータ
(TＤ０＝1)が記憶される。次の段からは、テキストの２
行目の各文字に対応するフォント番地データ(TＤ０＝0)
が順次記憶される。２行目の最後の文字の段の次には、
改行(TＤ４＝1)を指示するコントロールデータが記憶さ
れる。同様にして、ページの最後行まで記憶される。最
後に、改頁(TＤ５＝1)を指示するコントロールデータ(T
Ｄ０＝1)が記憶される。

テキストの次のページからの内容も同様に記憶される。

印字に際しては、各行の文字列は、印字ライン（文字行
列を構成する横ドット列）毎にデータが出力される。印
字すべき印字ラインのドットパターンは、テキストバッ
ファ部に記憶された各フォントの先頭番地から後に説明
するアドレス発生回路１４により発生した番地を用いて
フォントメモリを順次アクセスして読み出される。

(c)文字発生回路の構成第４図は、本発明に係る文字発生回路の実施例のブロッ
ク図である。文字発生回路を制御する図示しないＣＰＵ
のアドレスバスＡＤ０〜１５とデータバスＤ０〜７と
は、インタフェース１１とテキストバッファ部１２とに
接続される。ＣＰＵは、印字すべきテキストに対応した
テキストバッファデータ（第１表参照）を含むデータを
データバスＤ０〜７を介して出力する。

インタフェース１１は、ＣＰＵから送られたデータを受
信し、フォントの横幅ドット数を示す６ビットの二進数
データＰＴＤＴＤ０〜５（プロポーショナル処理におい
ては、フォント毎に指定される）を出力制御部１６に出
力し、印字中であることを指示するＰＲＩＮＴ信号をタ
イミングコントロール部１７に出力する。

コントロールデータ検出部２３は、前述のテキストバッ
ファ１２内のコントロールデータを検出し、ＬＰＤＴＤ
０〜６およびＰＴＢＴＤ０〜２をアドレスカウンタ部に
１３に出力する。

クロック１８は、２０ＭＨｚの方形波をタイミングコン
トロール部１７と出力制御部１６とに出力する。なお、
図示しないが、クロック１８の出力は、分周器を介し
て、ＣＰＵのクロックとして用いられる。

タイミングコントロール部１７は、ＦＩＦＯ（ファース
トインファーストアウト）ＲＡＭ１９から、メモリに空
きがあり、入力が可能であることを示す信号ＩＲを受信
すると、アドレスカウンタ部１３とテキストバッファ部
１２に信号を出力し、また、ＦＩＦＯＲＡＭ１９にデー
タ入力信号ＬＤＣＫを出力する。

アドレスカウンタ部１３は、タイミングコントロール部
１７からＦＩＦＯＲＡＭ１９に空きがあることを示すタ
イミング信号を受信すると、フォントの横バイト数ｋ−
１を加算回路２０に出力し、また、テキストバッファ部
１２をアクセスする信号ＴＡＤ０〜１５を出力する。さ
らに、各行の先頭の印字ライン（文字列を構成する横ド
ット列）であれば(m＝1)、印字ライン先頭信号をラッチ
２１に出力する。

テキストバッファ部１２((e)節参照）には、ＣＰＵから
のデータが第２表に示したように記憶される。ＦＩＦＯ
ＲＡＭ１９に空きがあると、タイミングコントロール部
１７からの信号を受信し、印字すべきフォントのフォン
トメモリ内での先頭番地Ａ_ｎを示す２０ビットのデータ
を加算器２２に出力する。またテキストバッファ部１２
には、フォントメモリからの１バイト分の並列データＦ
ＤＡＴ０〜７に接続され、必要に応じて、ＦＩＦＯＲＡ
Ｍ１９にこの並列データを出力する。

アドレス発生部１４は、加算器１５，２０，２２とラッ
チ２１とからなる。加算器１５の出力は、ラッチ２１に
入力される。ラッチ２１の出力は、加算器１５，２０の
一方の入力に接続される。ラッチ２１のＣＫ端子には、
図示しないプリンタインタフェースからの各印字ライン
の印字を開始することを示すＳＯＳ信号が入力される。
加算器２０の２０ビットの出力端子は、加算器２２の一
方の入力端子に入力される。加算器２２の出力ＦＡＤ０
〜１９は、フォントメモリのアドレス端子に接続され
る。

このアドレス発生回路１４は、テキストバッファ部１２
に記憶されたフォントの先頭番地から印字すべきドット
パターンをフォントメモリから読み出すための番地を順
次発生する。詳細は、(d)節で説明する。

ＦＩＦＯＲＡＭ１９は、インタフェース１１からのＰＲ
ＩＮＴ信号によりクリアされる（印字中には、クリアさ
れない）。メモリに空きがあるときは、データ入力が可
能であることを示す信号ＩＲをタイミングコントロール
部１７に送り、タイミングコントロール部１７からＬＤ
ＣＫ信号を受けると、テキストバッファ部１２を介して
送られるフォントメモリからの１バイトデータを順次書
き込む。また、出力すべきデータがあるときは、出力制
御部１６に信号ＯＲを送り、出力制御部１６から出力要
求信号ＵＮＣＫを受けると書き込まれた順に１バイトデ
ータＦＩＦＯ０〜７を出力する。このように、ＦＩＦＯ
ＲＡＭ１９には、空きがありしだい、すなわち、プリン
タへのデータ転送と同期せずに、印字すべきデータが書
き込まれる。

出力制御部１６は、プリンタインタフェースから、一印
字ライン分の印字の開始を示す信号ＳＯＳを受信し、１
バイト単位の印字データの入力を要求するＬＤＲＥＱ信
号を受けるとＦＩＦＯＲＡＭ１９から入力したデータＬ
ＤＤＡＴ０〜７をプリンタインタフェースに出力する。

(d)アドレス発生回路の動作テキストバッファ１２には、フォントの先頭番地が記憶
されているだけであるので、印字の際には、該フォント
のドットパターンが記憶されている番地を順次アクセス
して各印字ラインのドットパターンのデータを読み出さ
ねばならない。アドレス発生回路１４は、テキストバッ
ファ部１２から出力される各フォントの先頭アドレスを
示すデータＡ_ｎと、各印字ラインの印字開始時にプリン
タから出力されるＳＯＳ信号から求められる印字ライン
順番ｍと、アドレスカウンタ部１３から出力される各フ
ォントの何列目のバイトかを示すデータｋ−１と横バイ
ト数Ｘ（４バイトＲＯＭであるので、この場合Ｘ＝４）
とから、Ａ_ｎ＋(m-1)×Ｘ＋(k-1)を計算し（第５図参
照）、２０ビットのデータＦＡＤ０〜１９を出力し、フ
ォントメモリをアクセスする。つまり、加算器１５とラ
ッチ２０より構成する部分に１印字ラインごとのクロッ
クＳＯＳを与えることにより、ｂ項((m-1)×X)を作り、
これに加算器２２によってｃ項(k-1)とテキストバッフ
ァ１２より読んだ各フォントの先頭アドレスＡ_ｎ（ａ
項）とを加えることによりフォントメモリをアクセスす
るための全アドレスを作っている。

アドレス発生回路１４の動作は次のとおりである。１行
目の最初の印字ライン(m＝1)の印字の際は、まず、アド
レスカウンタ部１２からの信号により、ラッチ２１がク
リアされ、ラッチ２１から出力されるｂ項((m-1)×X)を
０とする。第１文字については、テキストバッファ部１
２から第１文字の先頭番地Ａ_ａが出力され、インタフェ
ース１１から第１文字の横バイト数Ｘが出力される。ア
ドレスカウンタ部１３からｋ−１＝０（１バイト目）が
出力される。したがって、加算回路２２の出力には、先
頭アドレスＡ_ａがそのまま現れる。１バイト目のアクセ
スが終了すると、アドレスカウンタ部１３はｋを１だけ
加算し、フォントのアドレスはＡ_ａ＋１となる。同様に
ｋを順次増加し、第１文字の横バイト数Ｘだけのアクセ
スが終了する。

次に、アドレスカウンタ部１３は、ｋ−１再び０にもど
し、テキストバッファ部１２は、次の文字の先頭アドレ
スＡ_ｂを出力し、加算器２２の出力には、先頭アドレス
Ａ_ｂがそのまま現れる。１バイト目のアクセスが終了す
ると、アドレスカウンタ部１３はｋを１だけ加算し、フ
ォントのアドレスはＡ_ｂ＋１となる。同様にｋを順次増
加し、第２文字の横バイト数Ｘだけのアクセスが終了す
る。

この動作を１行目の最後の文字まで続け、その印字ライ
ンのすべてのドットパターンのアクセスが終る。

第１印字ラインのアクセスが終ると、プリンタは、ラッ
チ２１に次の印字ラインの印字の開始を示す信号ＳＯＳ
を与える(m＝2)。第２印字ラインの第１文字について
は、クロック信号ＳＯＳが与えられる直前にラッチ２１
から出力されていたｂ項(m-1)×Ｘ＝０×Ｘ＝０にＸが
加算され、ラッチ２１の出力には０＋Ｘ＝(0+1)Ｘ＝１
Ｘが現れ、したがって、加算器２０の出力はＸ＋(k-1)
となり、加算器２２の出力はＡ_ｎ＋Ｘ＋(k-1)となる。
各フォントの先頭番地Ａ_ｎとバイト列ｋ−１を指定し、
第１印字ラインと同様に第２印字ラインのドットパター
ンがアクセスされる。

この動作をフォントの縦ライン数Ｙだけ繰り返すことに
より、１行目の全ドットパターンが読み出される。

(e)テキストバッファ部第３図は、テキストバッファ部１２の回路図である。６
個の４ビット×１６ｋ語のダイナミックＲＡＭ（ＲＡＭ
０，ＲＡＭ１，…，ＲＡＭ５）は、２個１組で８ビット
×１６ｋ語の３箇のバンクを構成する。バンク１は、Ｒ
ＡＭ０とＲＡＭ１とからなり、バンク２は、ＲＡＭ２と
ＲＡＭ３とからなり、バンク３は、ＲＡＭ４とＲＡＭ５
とからなる。

文字発生部を制御するＣＰＵ（図示しない）のアドレス
ＡＤ０〜ＡＤ１５は、バッファＢ１を介して、マルチプ
レクサＭＰＸに入力する。マルチプレクサＭＰＸの入力
端子は、アドレスカウンタ部１３の出力端子ＴＡＤ０〜
１５にも接続される。バッファＢ１の出力イネーブル端
子▲▼には、印字すべきときに低レベルになるＰＲ
ＩＮＴ信号が接続される。マルチプレクサＭＰＸは、タ
イミングコントローラ１７から入力されるセレクト信号
▲▼に応じて、Ａ端子またはＢ端子から８ビット
のアドレスデータＡ１〜Ａ８をＲＡＭ０，ＲＡＭ１，Ｒ
ＡＭ２，…，ＲＡＭ５のアドレス端子に出力する。一
方、上記のＣＰＵのデータバスＤ０〜Ｄ７は、双方向バ
ッファＢ２を介して、各バンクを構成する２箇のＲＡＭ
のデータ端子にＤ０〜Ｄ３とＤ４〜Ｄ７の４ビットずつ
に分けて接続され、他方、出力用のラッチバッファＬＢ
１，ＬＢ２，ＬＢ３と双方向のラッチバッファＬＢ４の
データ端子に接続される。ただし、ラッチバッファＬＢ
３の出力する８ビットのうち加算器２２にはＤ０〜Ｄ３
の４ビットのみが接続される。双方向バッファＢ２のイ
ネーブル端子▲▼には、ＰＲＩＮＴ信号が入力さ
れ、また、出力方向を定めるＤＲ端子には、書き込み状
態を示す▲▼信号が接続される。

各ＲＡＭの出力イネーブル端子▲▼には、タイミン
グコントローラ１７からバンク１には▲▼が、バ
ンク２には▲▼が、バンク３には▲▼が接
続される。同様に、各ＲＡＭの入力イネーブル端子▲
▼には、各バンク毎に、▲▼，▲▼，▲
▼が接続される。また、タイミングコントロール
部１７の▲▼端子と▲▼端子とは、各ＲＡ
Ｍの▲▼端子と▲▼端子とに接続される。
ＣＰＵから各ＲＡＭをバンク単位（８ビット）でアクセ
スするが、アドレスカウンタ信号ＴＡＤ０〜１５は、全
ＲＡＭを２４ビット同時にアクセスする。

ラッチバッファＬＢ１，ＬＢ２，ＬＢ３は、２０ビット
のフォントメモリの先頭アドレスＡ_ｎを加算器２２に出
力する。各ラッチバッファＬＢ１，ＬＢ２，ＬＢ３の出
力イネーブル端子▲▼には、タイミングコントロー
ル部１７からの信号ＦＡＤＥＮが入力される。また、ラ
ッチのタイミングのためのＣＫ端子には、それぞれタイ
ミングコントロール部１７からの▲▼＋▲
▼信号、▲▼＋▲▼信号、▲
▼＋▲▼信号が入力される。

双方向ラッチバッファＬＢ４は、一方では、図示しない
フォントメモリからの８ビットのデータＦＤＡＴ０〜Ｆ
ＤＡＴ７に接続され、他方では、データＤ０〜Ｄ７およ
びＦＩＦＯＲＡＭ１９に接続される。このバッファＬＢ
４のイネーブル端子▲▼には、タイミングコントロ
ール部１７からの▲▼＋▲▼信号が入
力され、また、出力の方向を定めるＤＲ端子には、ＰＲ
ＩＮＴ信号、▲▼信号、または、▲▼信号が入
力される。ここで、信号ＦＤＡＴ０〜ＦＤＡＴ７は、ア
ドレス信号ＦＡＤ０〜ＤＦＡＤ１９によりアクセスされ
たフォントメモリからの８ビットのパターンデータであ
る。読み出されたデータは、ＦＩＦＯＲＡＭ１９に入力
される。

(f)出力制御部第１図は、出力制御部１６の回路図である。クロック１
８からの２０ＭＨｚの方形波は、ゲートＧを経て、１／
２分周回路ＤとセレクタＳに入力され、また、アウトレ
ディカウンタＯＲＣとＳ／ＰシフトレジスタＳＰの各Ｃ
Ｋ端子に入力される。１／２分周回路Ｄの出力は、セレ
クタＳの別の入力端子に接続される。セレクタＳは、Ｙ
ＢＡＩ信号により印字の横幅を２倍にすることが示され
ると、１０ＭＨｚの方形波を出力し、そうでないとき
は、２０ＭＨｚの方形波を出力する。セレクタＳの出力
端子は、ピッチドットカウンタＰＤＣ、リードスタート
カウンタＲＳＣ、Ｐ／ＳシフトレジスタＰＳの各ＣＫ端
子に接続される。ゲートＧのイネーブル端子にはフリッ
プフロップＦＦの出力に接続されていて、フリップフロ
ップＦＦがセットされたときのみに、クロック信号を出
力する。

プリンタインタフェース（図示しない）からの各ライン
の印字開始を示すＳＯＳ信号は、ＯＲゲートＯＲ１，Ｏ
Ｒ２，ＯＲ３の一方の入力端子に接続される。

アウトレディカウンタＯＲＣのプリセット入力端子ＩＮ
には、数値８に相当する信号が接続される。出力端子▲
▼は、ＯＲゲートＯＲ１の他方の入力端子とＯＲゲ
ートＯＲ４の一つの入力端子とタイミング発生部ＴＧの
入力端子ＯＵＴＲＤＹに接続され、さらに、リードスタ
ートカウンタＲＳＣのクリア端子ＣＬＲに接続される。
ＯＲゲートＯＲ１の出力端子は、アウトレディカウンタ
ＯＲＣのプリセットを指示するＬＤ端子に接続される。

ＣＰＵインタフェース１１から出力されるＰＴＤＴＤ０
〜５（印字すべき文字の幅ドット数を示す）は、ピッチ
ドットカウンタＰＤＣのプリセット入力端子ＩＮに接続
される。出力端子▲▼は、ＯＲゲートＯＲ２の他方
の入力端子とＯＲゲートＯＲ４の第２の入力端子とタイ
ミング発生部ＴＧの入力端子ＰＩＴＣＨとに接続され
る。ＯＲゲートＯＲ２の出力端子は、ピッチドットカウ
ンタＰＤＣのプリセットを指示するＬＤ端子に入力され
る。

リードスタートカウンタＲＳＣのプリセット入力端子Ｉ
Ｎには、数値“８”に相当する信号が接続される。出力
端子▲▼は、ＯＲゲートＯＲ３の他方の入力端子と
ＯＲゲートＯＲ４の第３の入力端子とタイミング発生部
ＴＧの入力端子ＲＤＳＴＡＴとに接続される。ＯＲゲー
トＯＲ３の出力端子は、リードスタートカウンタＲＳＣ
のプリセットを指示するＬＤ端子に入力される。

ＯＲゲートＯＲ４の出力端子は、フリップフロップＦＦ
のリセット端子Ｒに接続される。タイミング発生部ＴＧ
の読み込みの終りを示すＲＤＥＮＤ出力端子は、ＯＲゲ
ートＯＲ５の一方の入力端子に接続され、プリンタのイ
ンタフェースからの入力要求信号ＬＤＲＥＱは、ＯＲゲ
ートＯＲ５の他方の入力端子に接続される。ＯＲゲート
ＯＲ５の出力はフリップフロップＦＦのセット端子Ｓに
入力される。

タイミング発生部ＴＧは、ＦＩＦＯＲＡＭ１９から出力
用意ができたことを示すＯＲ信号を受け、また、ＦＩＦ
ＯＲＡＭ１９に読み出すための信号ＵＮＣＫを発生す
る。（このＵＮＣＫ信号は、リードスタートカウンタＲ
ＳＣの出力するＲＤＳＴＡＴ信号である。）また、Ｐ／
ＳシフトレジスタＰＳにＦＩＦＯメモリ１９のデータを
入力させるための信号をＬＤ端子に入力する。

ＦＩＦＯＲＡＭ１９の１バイトのデータ線ＦＩＦＯ０〜
７は、Ｐ／ＳシフトレジスタＰＳのＩＮ端子にパラレル
に入力される。この１バイトデータはＯＵＴ端子からシ
リアルに出力される。

Ｓ／ＰシフトレジスタＳＰのＳＩＮ端子には、このシリ
アルデータが入力され、１バイトのパラレルデータに変
換された後、プリンタインタフェースに１バイトのデー
タＬＤＤＡＴ０〜７を出力する。

この出力制御部１６の動作は、次のとおりである。出力
制御部１６は、ＦＩＦＯメモリ１９から１バイトのデー
タＦＩＦＯ０〜７を読み出し、プリンタインタフェース
に１バイトのデータＬＤＤＡＴ０〜７を出力する。フォ
ントの文字幅ドット数（本実施例ではＰＴＤＴＤ０〜
５）は必ずしもバイト単位ではない。しかし、プリンタ
からの１回の出力要求ＬＤＲＥＱに対し、バイト単位で
出力する方が、高速処理のために好ましい。この場合、
後に説明するように、１回のプリンタへのデータ転送に
対して２回のＦＩＦＯＲＡＭ１９からのデータ読み出し
が必要になることがある。この処理を行うために、本実
施例では、ＦＩＦＯＲＡＭ１９から読み出した１バイト
データをシリアルに変換するＰ／ＳシフトレジスタＰＳ
と、このシリアルデータを１バイトのパラレルデータに
変換するためのＳ／ＰシフトレジスタＳＰとを設け、こ
れら２つのシフトレジスタＰＳ，ＳＰとＦＩＦＯメモリ
１９の間のデータ転送を制御するための三種のカウンタ
ＯＲＣ，ＰＤＣ，ＲＳＣによる計数を用いる。

各カウンタの機能は次のとおりである。アウトレディカ
ウンタＯＲＣは、まず、“８”にプリセットされ、シフ
トクロックＣＫが入る毎に１だけ減算し、“０”に達す
る。“０”になると、ＯＲゲートＯＲ１を介してプリセ
ットの信号が入り、再び“８”になる。また、“０”に
なると、ＯＲゲートＯＲ４を介してフリップフロップＦ
Ｆをリセットし、シフトクロックを停止させ、Ｓ／Ｐシ
フトレジスタＳＰのデータＬＤＤＡＴ０〜７が読み出さ
れるのを持つ。プリンタから入力要求信号ＬＤＲＥＱが
入ると、フリップフロップＦＦがセットされ、シフトク
ロックが再び入力され、上記の処理を繰り返す。

ピッチドットカウンタＰＤＣには、ＦＩＦＯＲＡＭ１９
から読み出すべき文字の幅ドット数ＰＴＤＴＤ０〜５が
フォント毎にＣＰＵから入力され、プリセットされる。
この値は、Ｐ／ＳシフトレジスタＰＳからＳ／Ｐシフト
レジスタＳＰにデータが送られる毎に１だけ減算され
る。０になると、ＯＲゲートＯＲ２を介して、再び次に
印字する文字の幅ドット数ＰＴＤＴＤ０〜５がプリセッ
トされる。同時に、ＯＲゲートＯＲ４、フリップフロッ
プＦＦを介してシフトクロックを停止させ、さらに、リ
ードスタートカウンタＲＳＣをクリアする。

リードスタートカウンタＲＳＣは、数値“８”がプリセ
ットされた後、シフトクロックが入る毎に１ずつ減算さ
れる。このカウンタＲＳＣまたはピッチドットカウンタ
ＰＤＣが“０”になると、ＯＲゲートＯＲ３を介して再
び“８”がリセットされ、また、ＯＲ４と、フリップフ
ロップＦＦとを介してシフトクロックを停止させる。同
時に、タイミング発生部ＴＧにＲＤＳＴＡＴ信号を出力
し、タイミング発生部ＴＧは、ＦＩＦＯＲＡＭ１９にデ
ータを読み出す信号ＵＮＣＫを出力する。タイミング発
生部ＴＧは、ＦＩＦＯＲＡＭ１９から出力可能であるこ
とを示す信号ＯＲを受けると、Ｐ／ＳシフトレジスタＰ
ＳにＦＩＦＯＲＡＭ１９のデータを入力するためのＬＤ
信号を出力し、また、ＦＩＦＯＲＡＭ１９のデータの読
み込みが終ったことを示す信号ＲＤＥＮＤをＯＲゲート
ＯＲ５に出力し、再びシフトクロックを入力させる。

次に、各シフトレジスタＰＳ，ＳＰと各カウンタＯＲ
Ｃ，ＰＤＣ，ＲＳＣの動作の一例が第３表に示される。
この例では、文字の幅ドット数（左端の欄に示す）が１
６，１８，２０，２４，１８の順に変化する場合を示
す。（なお、横倍の信号ＹＢＡＩは出力されていないと
する。）ここに、Ｐ／Ｓシフトレジスタ欄に書かれた数
字は、ＵＮＣＫ信号に対応してＦＩＦＯＲＡＭ１９から
Ｐ／ＳシフトレジスタＰＳに読み込まれた１バイト分の
文字の横ドット列データが、横ドット列の何ビット目で
あるかを示す。入力データ数が８より少ないときは、空
白で示す。Ｓ／Ｐシフトレジスタ欄に書かれた数字は、
ＳＦＴ欄に示された数のシフトパルスによりＰ／Ｓシフ
トレジスタＰＳからデータが入力された状態でのＳ／Ｐ
シフトレジスタＳＰに存在するドット列のデータの順序
を示す。Ｓ／Ｐシフトレジスタ欄のＯＵＴは、アウトレ
ディカウンタＯＲＣの計数が０になった後、プリンタへ
１バイト分のデータを出力できることを示す。右側の欄
のアウトレディ、ピッチドット、リードスタートには、
対応するカウンタＯＲＣ，ＰＤＣ，ＲＳＣの数値を示
す。リードスタートでの矢印は、ピッチドットカウンタ
ＰＤＣの計数が０になったためにリードスタートカウン
タＲＳＣがクリアされたことを示す。

第２文字（１８ビット幅）と第３文字（２０ドット幅）
の処理について第３表にそって説明する。第１文字のデ
ータが出力されると、アウトレディカウンタＯＲＣ、ピ
ッチドットカウンタＰＤＣ、リードスタートカウンタに
それぞれ数値“８”、ドット幅“１８”、数値“８”が
入力される。次に、Ｐ／Ｓシフトレジスタに第２文字の
第１ビットから第８ビットまでの１バイトデータがＦＩ
ＦＯＲＡＭ１９からＰ／ＳシフトレジスタＰＳに入力さ
れる。次の８個のシフトクロックでこのデータはＳ／Ｐ
シフトレジスタＳＰに移動する。このとき、ピッチドッ
トカウンタＰＤＣの計数は、８回減算したので10にな
る。Ｓ／ＰシフトレジスタＳＰに８ビットの出力すべき
データが格納されたので、プリンタから入力されるＬＤ
ＲＥＱ信号に周期してプリンタインタフェースに出力す
る。次に、第９ビットから第１６ビットまでの１バイト
データがＦＩＦＯＲＡＭ１９からＰ／Ｓシフトレジスタ
ＰＳに入力される。次の８個のシフトクロックでこのデ
ータはＳ／ＰシフトレジスタＳＰに移動する。このと
き、ピッチドットカウンタＰＤＣの計数は、８回減算し
たので２になる。Ｓ／ＰシフトレジスタＳＰに８個の出
力すべきデータが格納されたので、プリンタインタフェ
ースに出力する。次に、Ｐ／ＳシフトレジスタＰＳに第
１７ビットと第１８ビットとを含む１バイトデータがＦ
ＩＦＯＲＡＭ１９からＰ／ＳシフトレジスタＰＳに入力
される。このとき、１バイトデータの残りの６ビットは
無意味である。次の２個のシフトクロックでこのデータ
はＳ／ＰシフトレジスタＳＰに移動する。このとき、ピ
ッチドットカウンタＰＤＣの計数は、０となり、リード
スタートカウンタＲＳＣはクリアされる。そして、ピッ
チドットカウンタＰＤＣには次の文字のドット幅２０が
プリセットされ、リードスタートカウンタＲＳＣには数
値“８”がプリセットされる。なお、アウトレディカウ
ンタＯＲＣの計数は６となっている。

次に、第３文字の第１ビットから第８ビットまでの１バ
イトデータがＦＩＦＯＲＡＭ１９からＰ／Ｓシフトレジ
スタＰＳに入力される。次の６個のシフトクロックで第
１ビットから第６ビットまでのデータがＳ／Ｐシフトレ
ジスタＳＰに移動する。Ｓ／ＰシフトレジスタＳＰに８
ビットの出力すべきデータが格納されたので、プリンタ
インタフェースに出力する。このとき、ピッチドットカ
ウンタＰＤＣの計数は、６回減算したので１４であり、
リードスタートカウンタＲＳＣの計数は、２である。次
の２個のシフトクロックで残った第１５ビットと第１６
ビットとはＳ／ＰシフトレジスタＳＰに移動する。この
とき、ピッチドットカウンタＰＤＣの計数は、２回減算
したので１２であり、アウトレディカウンタＯＲＣの計
数は、６である。次に、第３文字の第９ビットから第１
８ビットまでの１バイトデータがＦＩＦＯＲＡＭ１９か
らＰ／ＳシフトレジスタＰＳに入力される。以下、同様
に処理が進む。

（発明の効果）本発明により、キャラクタマップ方式の文字発生回路の
ドットパターンの出力において、フォントメモリから並
列に出力されるドットデータのドット数とは異なる文字
幅のパターンデータを高速単位でプリンタに出力するこ
とが容易になった。

【図面の簡単な説明】

第１図は、出力制御部の回路図である。第２図は、フォントＲＯＭにおけるメモリマップ図であ
る。第３図は、テキストバッファ部の回路図である。第４図は、本発明の実施例の文字発生回路のブロック図
である。第５図は、フォントのドットパターンの例を示す図であ
る。第６図は、文字発生回路の基本構成を示すブロック図で
ある。第７図は、従来のフォントメモリの一例のメモリマップ
図である。１１…ＣＰＵインタフェース、１２…テキストバッファ部、１３…アドレスカウンタ部、１４…アドレス発生回路、１６…出力制御部、１７…タイミングコントロール部、１８…クロック、１９…ＦＩＦＯＲＡＭ。

Claims

【特許請求の範囲】

【請求項１】文字幅が変化するフォントのドットデータ
を文字のドットパターンを格納している記憶手段から所
定のドット数単位で並列に読み出してドットイメージプ
リンタに転送するキャラクタマップ方式の文字発生装置
において、前記記憶手段から並列に出力された前記所定のドット数
のドットデータを受け入れ、このドットデータを順次直
列に出力する並列直列変換手段と、前記並列直列変換手段より出力された直列ドットデータ
を一旦格納した後に前記ドットイメージプリンタへ出力
するレジスタ手段と、プリントすべき文字の幅に相当するドット数のデータが
前記並列直列変換手段から前記レジスタ手段に転送され
たことを検出する検出手段と、前記検出手段による検出に応答して、前記並列直列変換
手段から前記レジスタ手段へのドットデータの転送を中
止すると共に、前記並列直列変換手段への前記所定のド
ット数のドットデータの書き込みを行う制御手段とを備えたことを特徴とする文字発生装置。
【請求項２】前記所定のドット数のデータが前記並列直
列変換手段から前記レジスタ手段に転送されたことを検
出する第２の検出手段を備え、前記レジスタ手段は、前記第２の検出手段による検出に
応答して、前記並列直列変換手段から転送された前記所
定のドット数のドットデータを並列に出力する、特許請
求の範囲第１項記載の文字発生装置。