JPH065862A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH065862A JPH065862A JP18566492A JP18566492A JPH065862A JP H065862 A JPH065862 A JP H065862A JP 18566492 A JP18566492 A JP 18566492A JP 18566492 A JP18566492 A JP 18566492A JP H065862 A JPH065862 A JP H065862A
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- thin
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- channel region
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Abstract
(57)【要約】
【目的】 単一の半導体層だけで制御性および均一性よ
くチャンネル領域を薄く形成する。 【構成】 ポリシリコン層２のチャンネル形成領域２ａ
のうち下面側所定の厚さ部分に酸素イオンをイオン注入
で注入し、その後アニールを行って酸素イオン注入部分
を酸化膜５に変換する。すると、チャンネル形成領域２
ａの上面側部分のみがポリシリコン部分として残り、こ
の部分で薄いチャンネル領域６が形成される。この方法
によれば、半導体層は単一のポリシリコン層２しか使用
しないので、複数の半導体層を使用した場合の問題点を
一掃できる。また、イオン注入で酸素イオンを所定の部
分に正確に注入できるので、制御性および均一性よくチ
ャンネル領域６を薄く形成できる。
くチャンネル領域を薄く形成する。 【構成】 ポリシリコン層２のチャンネル形成領域２ａ
のうち下面側所定の厚さ部分に酸素イオンをイオン注入
で注入し、その後アニールを行って酸素イオン注入部分
を酸化膜５に変換する。すると、チャンネル形成領域２
ａの上面側部分のみがポリシリコン部分として残り、こ
の部分で薄いチャンネル領域６が形成される。この方法
によれば、半導体層は単一のポリシリコン層２しか使用
しないので、複数の半導体層を使用した場合の問題点を
一掃できる。また、イオン注入で酸素イオンを所定の部
分に正確に注入できるので、制御性および均一性よくチ
ャンネル領域６を薄く形成できる。
Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタの製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタにおいては、電界強度
を大きくして移動度を向上させる一手法として、チャン
ネル領域をソース・ドレイン領域よりも薄く形成するこ
とが行われている。その場合、従来の製造方法として
は、まず基板上に所定の厚さに第１の半導体層を形成し
た後、この第１の半導体層の中央部のチャンネル形成領
域に相当する部分をすべてエッチングで除去し、その
後、このエッチング除去部とその両側の残存第１の半導
体層の表面に薄い第２の半導体層を形成し、さらに第１
の半導体層と第２の半導体層の界面を良好な状態にする
ためのアニールを行うようにしている。このような方法
によれば、チャンネル領域は第２の半導体層のみで薄く
形成され、その両側のソース・ドレイン領域は第１と第
２の半導体層で厚く形成される。
を大きくして移動度を向上させる一手法として、チャン
ネル領域をソース・ドレイン領域よりも薄く形成するこ
とが行われている。その場合、従来の製造方法として
は、まず基板上に所定の厚さに第１の半導体層を形成し
た後、この第１の半導体層の中央部のチャンネル形成領
域に相当する部分をすべてエッチングで除去し、その
後、このエッチング除去部とその両側の残存第１の半導
体層の表面に薄い第２の半導体層を形成し、さらに第１
の半導体層と第２の半導体層の界面を良好な状態にする
ためのアニールを行うようにしている。このような方法
によれば、チャンネル領域は第２の半導体層のみで薄く
形成され、その両側のソース・ドレイン領域は第１と第
２の半導体層で厚く形成される。
【０００３】
【発明が解決しようとする課題】しかるに、上記のよう
な従来の製造方法では、第１の半導体層のエッチング除
去部と残存第１の半導体層上に２の半導体層を形成する
際にステップカバレッジの問題があり、さらに第１の半
導体層と第２の半導体層が連続成長でないため、半導体
層の膜質の均一性に問題があった。さらに、アニールを
行っても第１の半導体層のエッチング面においては第１
の半導体層と第２の半導体層の界面が必ずしも良好な状
態にならないという問題があった。そして、これらの問
題点から局在準位が発生する確率が増えるので、上記従
来の方法はトランジスタの特性低下に影響を及ぼしかね
ないという問題点があった。さらに、上記従来の方法
は、同一基板上の複数の個所で同時にチャンネル領域を
薄く形成する場合に均一性があまり良くないという問題
点もあった。
な従来の製造方法では、第１の半導体層のエッチング除
去部と残存第１の半導体層上に２の半導体層を形成する
際にステップカバレッジの問題があり、さらに第１の半
導体層と第２の半導体層が連続成長でないため、半導体
層の膜質の均一性に問題があった。さらに、アニールを
行っても第１の半導体層のエッチング面においては第１
の半導体層と第２の半導体層の界面が必ずしも良好な状
態にならないという問題があった。そして、これらの問
題点から局在準位が発生する確率が増えるので、上記従
来の方法はトランジスタの特性低下に影響を及ぼしかね
ないという問題点があった。さらに、上記従来の方法
は、同一基板上の複数の個所で同時にチャンネル領域を
薄く形成する場合に均一性があまり良くないという問題
点もあった。
【０００４】この発明の目的は、単一の半導体層だけで
制御性および均一性良くチャンネル領域を薄く形成する
ことができる薄膜トランジスタの製造方法を提供するこ
とにある。
制御性および均一性良くチャンネル領域を薄く形成する
ことができる薄膜トランジスタの製造方法を提供するこ
とにある。
【０００５】
【課題を解決するための手段】この発明は、半導体層の
チャンネル形成領域の膜厚方向の所定部分に酸素イオン
を注入し、その後アニール処理して前記酸素イオン注入
部分を酸化膜に変換することにより、前記チャンネル形
成領域のうち前記酸化膜を除く部分でチャンネル領域を
形成するようにしたものである。
チャンネル形成領域の膜厚方向の所定部分に酸素イオン
を注入し、その後アニール処理して前記酸素イオン注入
部分を酸化膜に変換することにより、前記チャンネル形
成領域のうち前記酸化膜を除く部分でチャンネル領域を
形成するようにしたものである。
【０００６】
【作用】この発明によれば、酸素イオンの注入とアニー
ルによる酸化膜への変換を利用して、単一の半導体層だ
けでチャンネル領域を薄く形成することができる。そし
て、単一の半導体層しか使用しないので、複数の半導体
層を使用した場合の問題点、すなわち、半導体層のステ
ップカバレッジの問題、半導体層の膜質の均一性の問
題、半導体層の界面の問題を一掃できる。また、酸素イ
オンをイオン注入でチャンネル形成領域中の所定部分に
正確に注入して所望の部分を正確に酸化膜に変換できる
ので、薄いチャンネル領域を制御性および均一性よく形
成することができる。
ルによる酸化膜への変換を利用して、単一の半導体層だ
けでチャンネル領域を薄く形成することができる。そし
て、単一の半導体層しか使用しないので、複数の半導体
層を使用した場合の問題点、すなわち、半導体層のステ
ップカバレッジの問題、半導体層の膜質の均一性の問
題、半導体層の界面の問題を一掃できる。また、酸素イ
オンをイオン注入でチャンネル形成領域中の所定部分に
正確に注入して所望の部分を正確に酸化膜に変換できる
ので、薄いチャンネル領域を制御性および均一性よく形
成することができる。
【０００７】
【実施例】図１ないし図６はこの発明の一実施例を製造
工程順に示す断面図である。これらの図を参照して以下
この発明の一実施例を詳細に説明する。図１に示す基板
１は、シリコン基板を使用してその表面を熱酸化により
酸化膜（絶縁層）に変換したものである。まずその基板
１上にポリシリコン層２をパターン形成する。次に、ポ
リシリコン層２上に図２に示すようにフォトレジスト３
を塗布する。そして、このフォトレジスト３に対して露
光・現像処理を行うことにより、図３に示すようにポリ
シリコン層２の中央部のチャンネル形成領域２ａ以外の
表面にフォトレジストパターン３ａを形成する。次に、
フォトレジストパターン３ａをマスクとしてポリシリコ
ン層２のチャンネル形成領域２ａに酸素イオン
（16Ｏ+）４をイオン注入する。このとき、加速エネル
ギーを制御して酸素イオン４がポリシリコン層２のチャ
ンネル形成領域２ａのうち下面側所定の厚さ部分に注入
されるようにする。その後、図４に示すようにフォトレ
ジストパターン３ａを除去した上で、窒素雰囲気中で熱
によるアニール処理を施し、酸素イオン４を活性化させ
る。すると、ポリシリコン層２のチャンネル形成領域２
ａのうち酸素イオン４が注入された下面側の所定の厚さ
部分は酸素イオン４により酸化されて、図５に示すよう
に酸化膜５に変換される。その結果、チャンネル形成領
域２ａは上面側の部分のみがポリシリコン層２で形成さ
れることになり、この上面側の部分で両側のポリシリコ
ン層２より薄いチャンネル領域６が形成される。
工程順に示す断面図である。これらの図を参照して以下
この発明の一実施例を詳細に説明する。図１に示す基板
１は、シリコン基板を使用してその表面を熱酸化により
酸化膜（絶縁層）に変換したものである。まずその基板
１上にポリシリコン層２をパターン形成する。次に、ポ
リシリコン層２上に図２に示すようにフォトレジスト３
を塗布する。そして、このフォトレジスト３に対して露
光・現像処理を行うことにより、図３に示すようにポリ
シリコン層２の中央部のチャンネル形成領域２ａ以外の
表面にフォトレジストパターン３ａを形成する。次に、
フォトレジストパターン３ａをマスクとしてポリシリコ
ン層２のチャンネル形成領域２ａに酸素イオン
（16Ｏ+）４をイオン注入する。このとき、加速エネル
ギーを制御して酸素イオン４がポリシリコン層２のチャ
ンネル形成領域２ａのうち下面側所定の厚さ部分に注入
されるようにする。その後、図４に示すようにフォトレ
ジストパターン３ａを除去した上で、窒素雰囲気中で熱
によるアニール処理を施し、酸素イオン４を活性化させ
る。すると、ポリシリコン層２のチャンネル形成領域２
ａのうち酸素イオン４が注入された下面側の所定の厚さ
部分は酸素イオン４により酸化されて、図５に示すよう
に酸化膜５に変換される。その結果、チャンネル形成領
域２ａは上面側の部分のみがポリシリコン層２で形成さ
れることになり、この上面側の部分で両側のポリシリコ
ン層２より薄いチャンネル領域６が形成される。
【０００８】しかる後は、図６に示すように、ポリシリ
コン層２の表面および基板１の表面にゲート絶縁膜７を
形成する。さらに、そのゲート絶縁膜７上に、チャンネ
ル領域６に対応してゲート電極８を形成する。そして、
そのゲート電極８をマスクとして不純物のイオン注入を
行うことにより、チャンネル領域６の両側のポリシリコ
ン層２にソース・ドレイン領域９を形成する。さらに、
ゲート電極８を覆って全表面にパッシベーション膜１０
を形成する。そのパッシベーション膜１０とゲート絶縁
膜７にコンタクトホール１１を開ける。そして、そのコ
ンタクトホール１１を通してソース・ドレイン領域９に
接続されるソース・ドレイン電極１２を形成し、薄膜ト
ランジスタを完成させる。
コン層２の表面および基板１の表面にゲート絶縁膜７を
形成する。さらに、そのゲート絶縁膜７上に、チャンネ
ル領域６に対応してゲート電極８を形成する。そして、
そのゲート電極８をマスクとして不純物のイオン注入を
行うことにより、チャンネル領域６の両側のポリシリコ
ン層２にソース・ドレイン領域９を形成する。さらに、
ゲート電極８を覆って全表面にパッシベーション膜１０
を形成する。そのパッシベーション膜１０とゲート絶縁
膜７にコンタクトホール１１を開ける。そして、そのコ
ンタクトホール１１を通してソース・ドレイン領域９に
接続されるソース・ドレイン電極１２を形成し、薄膜ト
ランジスタを完成させる。
【０００９】以上の一実施例においては、ポリシリコン
層２のチャンネル形成領域２ａの下面側所定の厚さ部分
に酸素イオン４を注入してその部分を酸化膜５に変換す
ることにより、この酸化膜５を除くチャンネル形成領域
２ａの上面側の部分で薄いチャンネル領域６を形成した
から、単一のポリシリコン層２だけで薄いチャンネル領
域６を形成することができる。したがって、複数の半導
体層を使用した場合の問題点、すなわち半導体層のステ
ップカバレッジの問題、半導体層の膜質の均一性の問
題、半導体層の界面の問題は全くなく、ゆえにこの方法
がトランジスタの特性低下に影響を及ぼすようなことも
全くない。また、酸素イオン４のイオン注入は、加速エ
ネルギーの制御によりチャンネル形成領域２ａの所定の
厚み部分に対して正確に行えるので、所望の部分を正確
に酸化膜５に変換して制御性良く薄いチャンネル領域６
を形成できる。さらに、イオン注入はバラツキが少ない
ので、基板１上の複数のポリシリコン層２に対して同時
に上述のようにして薄いチャンネル領域６を形成する場
合に均一性良く形成することができる。さらに、上記一
実施例では、薄いチャンネル領域６の下部に酸化膜５が
設けられるから、下地膜に窒化膜を使用したときなどに
発生するバックゲート効果の低減もしくは消失にも効果
が期待できる。
層２のチャンネル形成領域２ａの下面側所定の厚さ部分
に酸素イオン４を注入してその部分を酸化膜５に変換す
ることにより、この酸化膜５を除くチャンネル形成領域
２ａの上面側の部分で薄いチャンネル領域６を形成した
から、単一のポリシリコン層２だけで薄いチャンネル領
域６を形成することができる。したがって、複数の半導
体層を使用した場合の問題点、すなわち半導体層のステ
ップカバレッジの問題、半導体層の膜質の均一性の問
題、半導体層の界面の問題は全くなく、ゆえにこの方法
がトランジスタの特性低下に影響を及ぼすようなことも
全くない。また、酸素イオン４のイオン注入は、加速エ
ネルギーの制御によりチャンネル形成領域２ａの所定の
厚み部分に対して正確に行えるので、所望の部分を正確
に酸化膜５に変換して制御性良く薄いチャンネル領域６
を形成できる。さらに、イオン注入はバラツキが少ない
ので、基板１上の複数のポリシリコン層２に対して同時
に上述のようにして薄いチャンネル領域６を形成する場
合に均一性良く形成することができる。さらに、上記一
実施例では、薄いチャンネル領域６の下部に酸化膜５が
設けられるから、下地膜に窒化膜を使用したときなどに
発生するバックゲート効果の低減もしくは消失にも効果
が期待できる。
【００１０】なお、上記の一実施例は高温プロセスの場
合であるが、低温プロセスとすることもできる。低温プ
ロセスの場合は、基板１としてガラス基板を用い、その
上に形成する半導体層としてはアモルファスシリコン層
を形成する。さらに、酸素イオン注入後のアニールはレ
ーザで行うこととする。また、上記一実施例はトップゲ
ート型の薄膜トランジスタを製造する場合であるが、こ
の発明はボトムゲート型の薄膜トランジスタの製造方法
にも利用できる。その場合は、半導体層のチャンネル形
成領域の上面側所定の厚さ部分に酸素イオンを注入して
その部分を酸化膜に変換することにより、半導体層の下
面側に薄いチャンネル領域を形成するようにする。
合であるが、低温プロセスとすることもできる。低温プ
ロセスの場合は、基板１としてガラス基板を用い、その
上に形成する半導体層としてはアモルファスシリコン層
を形成する。さらに、酸素イオン注入後のアニールはレ
ーザで行うこととする。また、上記一実施例はトップゲ
ート型の薄膜トランジスタを製造する場合であるが、こ
の発明はボトムゲート型の薄膜トランジスタの製造方法
にも利用できる。その場合は、半導体層のチャンネル形
成領域の上面側所定の厚さ部分に酸素イオンを注入して
その部分を酸化膜に変換することにより、半導体層の下
面側に薄いチャンネル領域を形成するようにする。
【００１１】
【発明の効果】以上説明したように、この発明によれ
ば、酸素イオンの注入とアニールによって半導体層のチ
ャンネル形成領域の膜厚方向の所定部分を選択的に酸化
膜に変換し、この酸化膜以外のチャンネル形成領域部分
で薄いチャンネル領域を形成したので、単一の半導体層
だけで制御性および均一性良くチャンネル領域を薄く形
成することができる。そして、単一の半導体層だけで薄
いチャンネル領域を形成できれば、複数の半導体層を使
用した場合の問題点を一掃でき、トランジスタの特性低
下に影響を及ぼすようなこともなくなる。
ば、酸素イオンの注入とアニールによって半導体層のチ
ャンネル形成領域の膜厚方向の所定部分を選択的に酸化
膜に変換し、この酸化膜以外のチャンネル形成領域部分
で薄いチャンネル領域を形成したので、単一の半導体層
だけで制御性および均一性良くチャンネル領域を薄く形
成することができる。そして、単一の半導体層だけで薄
いチャンネル領域を形成できれば、複数の半導体層を使
用した場合の問題点を一掃でき、トランジスタの特性低
下に影響を及ぼすようなこともなくなる。
【図１】この発明の一実施例において、ポリシリコン層
形成工程までを示す断面図。
形成工程までを示す断面図。
【図２】この発明の一実施例において、図１に続く工程
を示す断面図。
を示す断面図。
【図３】この発明の一実施例において、図２に続く工程
を示す断面図。
を示す断面図。
【図４】この発明の一実施例において、図３に続く工程
を示す断面図。
を示す断面図。
【図５】この発明の一実施例において、図４に続く工程
を示す断面図。
を示す断面図。
【図６】この発明の一実施例において、図５に続く工程
を示す断面図。
を示す断面図。
２ ポリシリコン層 ２ａ チャンネル形成領域 ４ 酸素イオン ５ 酸化膜 ６ チャンネル領域
Claims (1)
- 【請求項１】 半導体層のチャンネル形成領域の膜厚方
向の所定部分に酸素イオンを注入し、その後アニール処
理して前記酸素イオン注入部分を酸化膜に変換すること
により、前記チャンネル形成領域のうち前記酸化膜を除
く部分でチャンネル領域を形成するようにしたことを特
徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18566492A JPH065862A (ja) | 1992-06-22 | 1992-06-22 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18566492A JPH065862A (ja) | 1992-06-22 | 1992-06-22 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065862A true JPH065862A (ja) | 1994-01-14 |
Family
ID=16174713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18566492A Pending JPH065862A (ja) | 1992-06-22 | 1992-06-22 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065862A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07221318A (ja) * | 1994-02-03 | 1995-08-18 | Nec Corp | 薄膜トランジスタとその製造方法 |
| US7078321B2 (en) | 2000-06-19 | 2006-07-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7122409B2 (en) | 1999-12-10 | 2006-10-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method of manufacturing the same |
| US8033278B2 (en) | 2005-12-28 | 2011-10-11 | Toyoda Van Moppes Ltd. | Segmented grinding wheel and manufacturing method therefor |
-
1992
- 1992-06-22 JP JP18566492A patent/JPH065862A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07221318A (ja) * | 1994-02-03 | 1995-08-18 | Nec Corp | 薄膜トランジスタとその製造方法 |
| US7122409B2 (en) | 1999-12-10 | 2006-10-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method of manufacturing the same |
| US7078321B2 (en) | 2000-06-19 | 2006-07-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US8033278B2 (en) | 2005-12-28 | 2011-10-11 | Toyoda Van Moppes Ltd. | Segmented grinding wheel and manufacturing method therefor |
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