JPH0658911B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0658911B2 JPH0658911B2 JP60051147A JP5114785A JPH0658911B2 JP H0658911 B2 JPH0658911 B2 JP H0658911B2 JP 60051147 A JP60051147 A JP 60051147A JP 5114785 A JP5114785 A JP 5114785A JP H0658911 B2 JPH0658911 B2 JP H0658911B2
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- polycrystalline silicon
- silicon film
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関するものであって、
バイポーラＬＳＩを構成する素子としてのバイポーラト
ランジスタを製造するのに用いて最適なものである。
バイポーラＬＳＩを構成する素子としてのバイポーラト
ランジスタを製造するのに用いて最適なものである。
本発明、半導体装置の製造方法において、半導体基板上
に設けられた第１の半導体層を介してこの半導体基板中
に半導体領域を形成する工程と、不純物を含む第２の半
導体層を上記半導体基板上に形成してこの第２の半導体
層と上記第１の半導体層とから成る第３の半導体層を形
成する工程と、異方性エッチングを行うことによりその
厚さ方向の少なくとも一部分を残して上記第３の半導体
層を選択的に除去する工程と、ウェットエッチングによ
る等方性エッチングを行うことにより上記第３の半導体
層のうちの上記残された部分を除去する工程とを具備さ
せることにより、接合深さの浅い半導体領域とこの半導
体領域のための電極とを形成することができるようにし
たものである。
に設けられた第１の半導体層を介してこの半導体基板中
に半導体領域を形成する工程と、不純物を含む第２の半
導体層を上記半導体基板上に形成してこの第２の半導体
層と上記第１の半導体層とから成る第３の半導体層を形
成する工程と、異方性エッチングを行うことによりその
厚さ方向の少なくとも一部分を残して上記第３の半導体
層を選択的に除去する工程と、ウェットエッチングによ
る等方性エッチングを行うことにより上記第３の半導体
層のうちの上記残された部分を除去する工程とを具備さ
せることにより、接合深さの浅い半導体領域とこの半導
体領域のための電極とを形成することができるようにし
たものである。
近年、高速、低消費電力、高集積度のバイポーラＬＳＩ
を実現するために、ＬＳＩを構成するバイポーラトラン
ジスタのエミッタ及びベースをセルフアラインで形成す
る技術や多結晶シリコンによりベース取り出し電極を形
成する技術等が導入され、研究レベルではエミッタのサ
イズは１μｍからサブμｍへと微細化が進んでいる。こ
の微細化に伴い、エミッタの接合深さｘjeもいわゆるsi
dewall current injection効果によるｈFEの低下を防止
するためにｘje＝0.05〜0.1 μｍとシャロー化しなけれ
ばならない。従って、これに伴ってベースの接合深さｘ
jdもシャロー化する必要がある。このｘjbは、高速のバ
イポーラトランジスタを得るためにはベース幅Ｗｂ＝0.
05〜0.1 μｍとする必要があるから、ｘjb＝0.1 〜0.2
μｍとする必要がある。
を実現するために、ＬＳＩを構成するバイポーラトラン
ジスタのエミッタ及びベースをセルフアラインで形成す
る技術や多結晶シリコンによりベース取り出し電極を形
成する技術等が導入され、研究レベルではエミッタのサ
イズは１μｍからサブμｍへと微細化が進んでいる。こ
の微細化に伴い、エミッタの接合深さｘjeもいわゆるsi
dewall current injection効果によるｈFEの低下を防止
するためにｘje＝0.05〜0.1 μｍとシャロー化しなけれ
ばならない。従って、これに伴ってベースの接合深さｘ
jdもシャロー化する必要がある。このｘjbは、高速のバ
イポーラトランジスタを得るためにはベース幅Ｗｂ＝0.
05〜0.1 μｍとする必要があるから、ｘjb＝0.1 〜0.2
μｍとする必要がある。
ｘje＝0.05〜0.1 μｍを得ることは、例えば、シリコン
基板上にヒ素（As）をドープした多結晶シリコン膜を形
成し、次いで赤外線アニール（ＩＲＡ）または低温の炉
中アニールを行って上記多結晶シリコン膜中のAsをシリ
コン基板中に拡散させることにより比較的容易に実現す
ることができる。一方、ｘjbのシャロー化を実現する方
法としては、ベース形成用のホウ素（Ｂ）のイオン注入
を低エネルギーで行ったり、Ｂの代わりにＢＦ２をイオ
ン注入することにより投影飛程Ｒｐを低減する方法、バ
ッファSiO2膜により注入不純物のチャネリングを防止す
る方法、Ｂのイオン注入後に行うアニールを低温化した
り、ＩＲＡを用いることによりＢの拡散を抑える方法等
が知られている。
基板上にヒ素（As）をドープした多結晶シリコン膜を形
成し、次いで赤外線アニール（ＩＲＡ）または低温の炉
中アニールを行って上記多結晶シリコン膜中のAsをシリ
コン基板中に拡散させることにより比較的容易に実現す
ることができる。一方、ｘjbのシャロー化を実現する方
法としては、ベース形成用のホウ素（Ｂ）のイオン注入
を低エネルギーで行ったり、Ｂの代わりにＢＦ２をイオ
ン注入することにより投影飛程Ｒｐを低減する方法、バ
ッファSiO2膜により注入不純物のチャネリングを防止す
る方法、Ｂのイオン注入後に行うアニールを低温化した
り、ＩＲＡを用いることによりＢの拡散を抑える方法等
が知られている。
しかしながら、これらの方法を用いても、イオン注入に
よりＢをシリコン基板中に直接ドープしている限り、イ
オン注入による結晶の損傷等に起因する増速拡散や注入
不純物のチャネリングにより不純物の分布プロファイル
に生ずるテール等によってｘjb0.2 μｍとなってしま
うので、ｘjb＝0.1 〜0.2 μｍを実現することは難し
い。また上述のチャネリングによるテールの発生の防止
及び低温アニール化の実現のために、単結晶シリコン基
板中にSi等をイオン注入して非晶質化する方法も考えら
れているが、この方法ではアニール後においても損傷が
残存して接合リーク等が生ずるおそれがある。
よりＢをシリコン基板中に直接ドープしている限り、イ
オン注入による結晶の損傷等に起因する増速拡散や注入
不純物のチャネリングにより不純物の分布プロファイル
に生ずるテール等によってｘjb0.2 μｍとなってしま
うので、ｘjb＝0.1 〜0.2 μｍを実現することは難し
い。また上述のチャネリングによるテールの発生の防止
及び低温アニール化の実現のために、単結晶シリコン基
板中にSi等をイオン注入して非晶質化する方法も考えら
れているが、この方法ではアニール後においても損傷が
残存して接合リーク等が生ずるおそれがある。
本発明は、上述の問題にかんがみ、従来のバイポーラト
ランジスタ等の半導体装置の製造方法が有する上述のよ
うな欠点を是正した半導体装置の製造方法を提供するこ
とを目的とする。
ランジスタ等の半導体装置の製造方法が有する上述のよ
うな欠点を是正した半導体装置の製造方法を提供するこ
とを目的とする。
なお本発明に関連する先行文献として特願昭５９−１３
５３９４号及び特願昭５９−１３５３９５号が挙げら
れ、前者には第１導電型の半導体基層に第２導電型不純
物をイオン注入し、次いで上記半導体層上に所定の半導
体層を形成し、この後熱処理を行うことにより上記半導
体基層にイオン注入された上記第２導電型不純物の一部
を上記所定の半導体層に拡散させることによって、また
後者には第１導電型の半導体基層に第２導電型不純物を
イオン注入し、次いで上記半導体基層の表面をエッチン
グして上記イオン注入された第２導電型不純物の一部を
除去し、この後熱処理を行うことにより上記イオン注入
された第２導電型不純物を上記半導体基層中に拡散させ
ることによって、上記第２導電型の半導体領域の接合深
さを小さくするようにした技術がそれぞれ開示されてい
る。
５３９４号及び特願昭５９−１３５３９５号が挙げら
れ、前者には第１導電型の半導体基層に第２導電型不純
物をイオン注入し、次いで上記半導体層上に所定の半導
体層を形成し、この後熱処理を行うことにより上記半導
体基層にイオン注入された上記第２導電型不純物の一部
を上記所定の半導体層に拡散させることによって、また
後者には第１導電型の半導体基層に第２導電型不純物を
イオン注入し、次いで上記半導体基層の表面をエッチン
グして上記イオン注入された第２導電型不純物の一部を
除去し、この後熱処理を行うことにより上記イオン注入
された第２導電型不純物を上記半導体基層中に拡散させ
ることによって、上記第２導電型の半導体領域の接合深
さを小さくするようにした技術がそれぞれ開示されてい
る。
本発明に係る半導体装置の製造方法は、半導体基板（例
えば表面にｎ型のシリコン層６が設けられたｐ型シリコ
ン基板４）上に設けられた第１の半導体層（例えば多結
晶シリコン膜２）を介してこの半導体基板中に所定の半
導体領域（例えばｐ型のベース領域８）を形成する工程
と、不純物を含む第２の半導体層を上記半導体基板上に
形成してこの第２の半導体層と上記第１の半導体層とか
ら成る第３の半導体層を形成する工程と、異方性エッチ
ングを行うことによりその厚さ方向の少なくとも一部分
を残して上記第３の半導体層を選択的に除去する工程
と、ウェットエッチングによる等方性エッチングを行う
ことにより上記第３の半導体層のうちの上記残された部
分を除去する工程とをそれぞれ具備している。
えば表面にｎ型のシリコン層６が設けられたｐ型シリコ
ン基板４）上に設けられた第１の半導体層（例えば多結
晶シリコン膜２）を介してこの半導体基板中に所定の半
導体領域（例えばｐ型のベース領域８）を形成する工程
と、不純物を含む第２の半導体層を上記半導体基板上に
形成してこの第２の半導体層と上記第１の半導体層とか
ら成る第３の半導体層を形成する工程と、異方性エッチ
ングを行うことによりその厚さ方向の少なくとも一部分
を残して上記第３の半導体層を選択的に除去する工程
と、ウェットエッチングによる等方性エッチングを行う
ことにより上記第３の半導体層のうちの上記残された部
分を除去する工程とをそれぞれ具備している。
本発明の理解を容易にするため、実施例を説明する前に
まず本発明による製造方法の原理を概念的に説明する。
すなわち本発明者の実験結果によれば、第３Ａ図に示す
ように、例えば単結晶のｎ型シリコン基板１上に多結晶
シリコン膜２（または非晶質シリコン膜）を被着形成
し、次いでこの多結晶シリコン膜２に例えばＢを所定量
イオン注入した後、所定のアニールを行って、この多結
晶シリコン膜２中に注入されたＢをｎ型シリコン基板１
中に拡散させることにより、第３Ｂ図に示すように、浅
いｐ型の半導体領域３をｎ型シリコン基板１中に形成す
ることができる。
まず本発明による製造方法の原理を概念的に説明する。
すなわち本発明者の実験結果によれば、第３Ａ図に示す
ように、例えば単結晶のｎ型シリコン基板１上に多結晶
シリコン膜２（または非晶質シリコン膜）を被着形成
し、次いでこの多結晶シリコン膜２に例えばＢを所定量
イオン注入した後、所定のアニールを行って、この多結
晶シリコン膜２中に注入されたＢをｎ型シリコン基板１
中に拡散させることにより、第３Ｂ図に示すように、浅
いｐ型の半導体領域３をｎ型シリコン基板１中に形成す
ることができる。
この場合、多結晶シリコン膜２の厚さとＢのイオン注入
のエネルギーとによって、大別して次の２通りの場合が
考えられる。まず多結晶シリコン膜２の厚さがＲｐ＋４
ΔＲｐ（ただしＲｐは投影飛程、ΔＲｐは投影標準偏
差）より大きい場合には、注入不純物の分布プロファイ
ルは第４Ａ図に示すようになる。この場合には、注入不
純物は実質的に全部多結晶シリコン膜２中に存在してい
るので、ｎ型シリコン基板１における注入不純物のチャ
ネリング及びイオン注入によるｎ型シリコン基板１の損
傷は殆ど無視し得るほど少ない。従って、この状態でア
ニールを行えば、Ｂが注入された多結晶シリコン膜２が
不純物拡散源となってｎ型シリコン基板１中にＢが拡散
されるので、浅いｎ型半導体領域３を形成することがで
きる。また多結晶シリコン膜２の厚さがＲｐ＋４ΔＲｐ
よりも小さい場合には、注入不純物の分布プロファイル
は例えば第４Ｂ図に示すようになる。この場合には、ｎ
型シリコン基板１中を不純物イオンが進行する際にある
程度チャネリングが生じるのを避けられないため、不純
物の分布プロファイルにテールが生じてしまうものの、
このテールにおける不純物濃度が例えばコレクタ濃度
（ｎ型シリコン基板１の不純物濃度に等しい）よりも低
ければ実際上問題ない。
のエネルギーとによって、大別して次の２通りの場合が
考えられる。まず多結晶シリコン膜２の厚さがＲｐ＋４
ΔＲｐ（ただしＲｐは投影飛程、ΔＲｐは投影標準偏
差）より大きい場合には、注入不純物の分布プロファイ
ルは第４Ａ図に示すようになる。この場合には、注入不
純物は実質的に全部多結晶シリコン膜２中に存在してい
るので、ｎ型シリコン基板１における注入不純物のチャ
ネリング及びイオン注入によるｎ型シリコン基板１の損
傷は殆ど無視し得るほど少ない。従って、この状態でア
ニールを行えば、Ｂが注入された多結晶シリコン膜２が
不純物拡散源となってｎ型シリコン基板１中にＢが拡散
されるので、浅いｎ型半導体領域３を形成することがで
きる。また多結晶シリコン膜２の厚さがＲｐ＋４ΔＲｐ
よりも小さい場合には、注入不純物の分布プロファイル
は例えば第４Ｂ図に示すようになる。この場合には、ｎ
型シリコン基板１中を不純物イオンが進行する際にある
程度チャネリングが生じるのを避けられないため、不純
物の分布プロファイルにテールが生じてしまうものの、
このテールにおける不純物濃度が例えばコレクタ濃度
（ｎ型シリコン基板１の不純物濃度に等しい）よりも低
ければ実際上問題ない。
上述のような本発明による方法によれば、既述のように
浅いｐ型半導体領域３を形成することができるが、一例
を示すと第５図のようになる。この第５図はｎ型シリコ
ン基板１中に形成される半導体領域３の接合深さｘｊを
Ｂ（エネルギー３０KeV）またはＢＦ２（エネルギー６
０KeV）のドーズ量を３通りに変えて測定したデータを
多結晶シリコン膜２の厚さが1500Å、2000Åである場合
についてそれぞれ示すものであり、この第５図からｘｊ
＝0.05〜0.2 μｍと極めて浅い接合が実現されているこ
とがわかる。なお実際に用いたｎ型シリコン基板１は
（１１１）面方位で抵抗率２〜３Ωcmであり、またイオ
ン注入後のアニールはＮ２中において９００℃で２０分
行った。
浅いｐ型半導体領域３を形成することができるが、一例
を示すと第５図のようになる。この第５図はｎ型シリコ
ン基板１中に形成される半導体領域３の接合深さｘｊを
Ｂ（エネルギー３０KeV）またはＢＦ２（エネルギー６
０KeV）のドーズ量を３通りに変えて測定したデータを
多結晶シリコン膜２の厚さが1500Å、2000Åである場合
についてそれぞれ示すものであり、この第５図からｘｊ
＝0.05〜0.2 μｍと極めて浅い接合が実現されているこ
とがわかる。なお実際に用いたｎ型シリコン基板１は
（１１１）面方位で抵抗率２〜３Ωcmであり、またイオ
ン注入後のアニールはＮ２中において９００℃で２０分
行った。
以下本発明に係る半導体装置の製造方法をＥ（エミッ
タ）／Ｂ（ベース）セルフアライン型のｎｐｎ型バイポ
ーラトランジスタの製造に適用した一実施例につき図面
を参照しながら説明する。
タ）／Ｂ（ベース）セルフアライン型のｎｐｎ型バイポ
ーラトランジスタの製造に適用した一実施例につき図面
を参照しながら説明する。
まず１Ａ図に示すように、ｐ型シリコン基板４にイオン
注入法または熱拡散法によりｎ＋型の埋込層５を形成
し、次いでこのｐ型シリコン基板４上にｎ型のシリコン
層６をエピタキシャル成長させる。
注入法または熱拡散法によりｎ＋型の埋込層５を形成
し、次いでこのｐ型シリコン基板４上にｎ型のシリコン
層６をエピタキシャル成長させる。
次に第１Ｂ図に示すように、例えばいわゆるフラットＬ
ＯＣＯＳ法によりこのシリコン層６に埋込層５に達する
SiO2層７を選択的に形成した後、例えばＣＶＤ法により
全面に多結晶シリコン膜２を被着形成する。
ＯＣＯＳ法によりこのシリコン層６に埋込層５に達する
SiO2層７を選択的に形成した後、例えばＣＶＤ法により
全面に多結晶シリコン膜２を被着形成する。
次に上述の多結晶シリコン膜２にＢ（またはＢＦ２）を
比較的高濃度に、例えばドーズ量１×１０14〜５×１０
15cm-2程度イオン注入した後、所定のアニールを行っ
て、この多結晶シリコン膜２に注入された上記Ｂをシリ
コン層６中に拡散させ、これにより第１Ｃ図を示すよう
にｐ型のベース領域８を形成する。
比較的高濃度に、例えばドーズ量１×１０14〜５×１０
15cm-2程度イオン注入した後、所定のアニールを行っ
て、この多結晶シリコン膜２に注入された上記Ｂをシリ
コン層６中に拡散させ、これにより第１Ｃ図を示すよう
にｐ型のベース領域８を形成する。
次に上述の多結晶シリコン膜２上に再びＣＶＤ法により
多結晶シリコンを堆積させて第１Ｄ図に示すように厚さ
を増加させる（第１Ｂ図の状態における多結晶シリコン
膜２の上面を一点鎖線で示す）。なお以下においてはこ
の厚い多結晶シリコン膜を９で符示する。この後、この
多結晶シリコン膜９にＢ（またはＢＦ２）を高濃度に、
例えばドーズ量５×１０15〜１×１０16cm-2程度イオン
注入してｐ＋型とする。
多結晶シリコンを堆積させて第１Ｄ図に示すように厚さ
を増加させる（第１Ｂ図の状態における多結晶シリコン
膜２の上面を一点鎖線で示す）。なお以下においてはこ
の厚い多結晶シリコン膜を９で符示する。この後、この
多結晶シリコン膜９にＢ（またはＢＦ２）を高濃度に、
例えばドーズ量５×１０15〜１×１０16cm-2程度イオン
注入してｐ＋型とする。
次に第１Ｅ図に示すように、ＣＶＤ法により上記多結晶
シリコン膜９上にSiO2膜１０を被着形成した後、このSi
O2膜１０上に所定形状のフォトレジスト１１を形成す
る。
シリコン膜９上にSiO2膜１０を被着形成した後、このSi
O2膜１０上に所定形状のフォトレジスト１１を形成す
る。
次に第１Ｆ図に示すように、このフォトレジスト１１を
マスクとして反応性イオンエッチング法（ＲＩＥ法）に
よりSiO2膜１０及び多結晶シリコン膜９を基板表面と垂
直方向に順次異方性エッチングする。このＲＩＥによる
異方性エッチングは、例えば多結晶シリコン膜９の厚さ
方向におけるＢの分布プロファイルのピークに対応する
深さ、すなわちＲｐ以上の深さまで行い、この多結晶シ
リコン膜９の厚さ方向の一部分を残した時点で終了す
る。この後、フォトレジスト１１を除去し、次いで所定
のアニールを行って上述の多結晶シリコン膜９中のＢを
電気的に活性化させる。
マスクとして反応性イオンエッチング法（ＲＩＥ法）に
よりSiO2膜１０及び多結晶シリコン膜９を基板表面と垂
直方向に順次異方性エッチングする。このＲＩＥによる
異方性エッチングは、例えば多結晶シリコン膜９の厚さ
方向におけるＢの分布プロファイルのピークに対応する
深さ、すなわちＲｐ以上の深さまで行い、この多結晶シ
リコン膜９の厚さ方向の一部分を残した時点で終了す
る。この後、フォトレジスト１１を除去し、次いで所定
のアニールを行って上述の多結晶シリコン膜９中のＢを
電気的に活性化させる。
次に等方性エッチング、例えば特願昭５８−１３２３４
９号に記載されているようなＫＯＨ溶液を用いたウェッ
トエッチングにより残りの多結晶シリコン膜９を除去し
て、第１Ｇ図に示すようにシリコン層６の表面を露出さ
せると共にこの多結晶シリコン膜９を所定形状とする。
なおこのようにして形成された所定形状のｐ＋型多結晶
シリコン膜９がベース取り出し電極１２を構成する。こ
の後、第１Ｇ図に示すように、ＣＶＤ法により全面にSi
O2膜１３を被着形成する。なお上述のＫＯＨ溶液による
ウェットエッチングの際には、多結晶シリコン膜９の厚
さ方向にＢ濃度が変化していることに起因して、第１Ｇ
図において一点鎖線で示すように、ベース取り出し電極
１２の側壁の下部に欠除部が生じたり逆に丸みが付いた
りすることがあるが、これは実用上何ら問題を生ずるこ
とがない。
９号に記載されているようなＫＯＨ溶液を用いたウェッ
トエッチングにより残りの多結晶シリコン膜９を除去し
て、第１Ｇ図に示すようにシリコン層６の表面を露出さ
せると共にこの多結晶シリコン膜９を所定形状とする。
なおこのようにして形成された所定形状のｐ＋型多結晶
シリコン膜９がベース取り出し電極１２を構成する。こ
の後、第１Ｇ図に示すように、ＣＶＤ法により全面にSi
O2膜１３を被着形成する。なお上述のＫＯＨ溶液による
ウェットエッチングの際には、多結晶シリコン膜９の厚
さ方向にＢ濃度が変化していることに起因して、第１Ｇ
図において一点鎖線で示すように、ベース取り出し電極
１２の側壁の下部に欠除部が生じたり逆に丸みが付いた
りすることがあるが、これは実用上何ら問題を生ずるこ
とがない。
次にＲＩＥ法により上記SiO2膜１３を基板表面と垂直方
向に異方性エッチングして、第１Ｈ図に示すように、こ
のSiO2膜１３のうちのSiO2膜１０及びベース取り出し電
極１２の側壁に隣接する部分１３ａのみを残して他の部
分を除去する。
向に異方性エッチングして、第１Ｈ図に示すように、こ
のSiO2膜１３のうちのSiO2膜１０及びベース取り出し電
極１２の側壁に隣接する部分１３ａのみを残して他の部
分を除去する。
次に第１Ｉ図に示すように、ＣＶＤ法により全面に多結
晶シリコン膜１４を被着形成する。次にこの多結晶シリ
コン膜１４を介して、SiO2膜１３ａにより囲まれた部分
におけるベース領域８中にAs等のｎ型不純物を高濃度に
イオン注入した後、所定のアニールを行ってベース取り
出し電極１２及びベース領域８に対してセレフアライン
でｎ＋型のエミッタ領域１５を形成する。またこのアニ
ールの際には、ベース取り出し電極１２中に多量に含ま
れているＢがシリコン層６中に拡散する結果、シリコン
層６中にベース領域８に連なるｐ＋型のグラフト・ベー
ス領域１６が形成される。なおベース領域８と埋込層５
との間に存在するｎ型のシリコン層６がコレクタ領域１
７を構成している。
晶シリコン膜１４を被着形成する。次にこの多結晶シリ
コン膜１４を介して、SiO2膜１３ａにより囲まれた部分
におけるベース領域８中にAs等のｎ型不純物を高濃度に
イオン注入した後、所定のアニールを行ってベース取り
出し電極１２及びベース領域８に対してセレフアライン
でｎ＋型のエミッタ領域１５を形成する。またこのアニ
ールの際には、ベース取り出し電極１２中に多量に含ま
れているＢがシリコン層６中に拡散する結果、シリコン
層６中にベース領域８に連なるｐ＋型のグラフト・ベー
ス領域１６が形成される。なおベース領域８と埋込層５
との間に存在するｎ型のシリコン層６がコレクタ領域１
７を構成している。
この後、所定のエミッタ電極、ベース電極及びコレクタ
電極（図示せず）を被着形成し、目的とするＥ／Ｂセル
フアライン型のｎｐｎ型バイポーラトランジスタを完成
させる。
電極（図示せず）を被着形成し、目的とするＥ／Ｂセル
フアライン型のｎｐｎ型バイポーラトランジスタを完成
させる。
上述の実施例によれば次のような利点がある。すなわ
ち、第１Ｂ図に示す工程においてｎ型シリコン層６上に
多結晶シリコン膜２を形成し、次いでこの多結晶シリコ
ン膜２にＢ（またはＢＦ２）をイオン注入した後、アニ
ールを行うことによりこの多結晶シリコン膜２中のＢを
シリコン層６中に拡散させるとによってベース領域８を
形成しているので、既述のようにシリンコ層６中におけ
る注入不純物イオンのチャネリングの問題を回避するこ
とができると共に、イオン注入による損傷に起因する増
速拡散を抑えることができる。このためｘjb＜0.2 μｍ
の極めて浅いベース領域８を形成することが可能であ
り、従ってベース幅ＷＢ＝0.05〜0.1 μｍを実現するこ
とが可能である。
ち、第１Ｂ図に示す工程においてｎ型シリコン層６上に
多結晶シリコン膜２を形成し、次いでこの多結晶シリコ
ン膜２にＢ（またはＢＦ２）をイオン注入した後、アニ
ールを行うことによりこの多結晶シリコン膜２中のＢを
シリコン層６中に拡散させるとによってベース領域８を
形成しているので、既述のようにシリンコ層６中におけ
る注入不純物イオンのチャネリングの問題を回避するこ
とができると共に、イオン注入による損傷に起因する増
速拡散を抑えることができる。このためｘjb＜0.2 μｍ
の極めて浅いベース領域８を形成することが可能であ
り、従ってベース幅ＷＢ＝0.05〜0.1 μｍを実現するこ
とが可能である。
また第１Ｄ図に示す工程においてＢを高濃度に含む厚い
多結晶シリコン膜９を形成し、次いでこの多結晶シリコ
ン膜９をその厚さ方向の一部分のみを残してＲＩＥ法に
より選択的にエッチング除去した後、ＫＯＨ溶液による
ウェットエッチングにより上述の残りの部分の多結晶シ
リコン膜９を除去しているので、エッチングのマスクで
あるフォトレジスト１１とのパターン変換差を殆ど生ず
ることなく、しかもシリコン層６の表面近傍に実質的に
損傷を残すことなくこのシリコン層６の表面を露出させ
ることができると共に、これと同時に低抵抗のベース取
り出し電極１２を形成することができる。そしてこのベ
ース取り出し電極１２の側壁に形成したSiO2膜１３ａを
利用することにより、上述のようにして露出されたシリ
コン層６にベース取り出し電極１２及びベース領域８に
対してセルフアラインにエミッタ領域１５を形成するこ
とができる。
多結晶シリコン膜９を形成し、次いでこの多結晶シリコ
ン膜９をその厚さ方向の一部分のみを残してＲＩＥ法に
より選択的にエッチング除去した後、ＫＯＨ溶液による
ウェットエッチングにより上述の残りの部分の多結晶シ
リコン膜９を除去しているので、エッチングのマスクで
あるフォトレジスト１１とのパターン変換差を殆ど生ず
ることなく、しかもシリコン層６の表面近傍に実質的に
損傷を残すことなくこのシリコン層６の表面を露出させ
ることができると共に、これと同時に低抵抗のベース取
り出し電極１２を形成することができる。そしてこのベ
ース取り出し電極１２の側壁に形成したSiO2膜１３ａを
利用することにより、上述のようにして露出されたシリ
コン層６にベース取り出し電極１２及びベース領域８に
対してセルフアラインにエミッタ領域１５を形成するこ
とができる。
従って、上述の実施例によればｎｐｎ型バイポーラトラ
ンジスタの微細化が可能であるので、このトランジスタ
を用いて高速、低消費電力、高集積度のバイポーラＬＳ
Ｉを構成することが可能である。
ンジスタの微細化が可能であるので、このトランジスタ
を用いて高速、低消費電力、高集積度のバイポーラＬＳ
Ｉを構成することが可能である。
以上本発明を実施例につき説明したが、本発明は上述の
実施例に限定されるものではなく、本発明の技術的思想
に基づく種々の変形が可能である。例えば、上述の実施
例においては、SiO2膜１０及び多結晶シリコン膜９の異
方性エッチングをＲＩＥ法により行っている（第１Ｆ図
参照）が、必要に応じてイオンミリング法等により行う
ことも可能である。さらに上述の実施例における多結晶
シリコン膜２，９の代わりに必要に応じて非晶質シリコ
ン膜等の多の種類の半導体層を用いることも可能であ
る。
実施例に限定されるものではなく、本発明の技術的思想
に基づく種々の変形が可能である。例えば、上述の実施
例においては、SiO2膜１０及び多結晶シリコン膜９の異
方性エッチングをＲＩＥ法により行っている（第１Ｆ図
参照）が、必要に応じてイオンミリング法等により行う
ことも可能である。さらに上述の実施例における多結晶
シリコン膜２，９の代わりに必要に応じて非晶質シリコ
ン膜等の多の種類の半導体層を用いることも可能であ
る。
なお上述の実施例においては、本発明をＥ／ＢＢセルフ
アライン型のｎｐｎ型バイポーラトランジスタの製造に
適用した場合につき説明したが、例えば二重拡散剤のｎ
ｐｎ型バイポーラトランジスタの製造にも本発明を適用
することができることは勿論、ｐｎｐ型バイポーラトラ
ンジスタ、さらにはトランジスタ以外の各種の半導体装
置の製造にも本発明を適用することが可能である。
アライン型のｎｐｎ型バイポーラトランジスタの製造に
適用した場合につき説明したが、例えば二重拡散剤のｎ
ｐｎ型バイポーラトランジスタの製造にも本発明を適用
することができることは勿論、ｐｎｐ型バイポーラトラ
ンジスタ、さらにはトランジスタ以外の各種の半導体装
置の製造にも本発明を適用することが可能である。
本発明に係る半導体装置の製造方法によれば、接合深さ
の浅い半導体領域を形成することが可能であると共に、
この半導体領域のための電極を形成することが可能であ
る。従って、高速、低消費電力、高集積度の半導体装置
を製造することが可能である。
の浅い半導体領域を形成することが可能であると共に、
この半導体領域のための電極を形成することが可能であ
る。従って、高速、低消費電力、高集積度の半導体装置
を製造することが可能である。
第１Ａ図〜第１Ｉ図は本発明をＥ／Ｂセルフアライン型
のｎｐｎ型バイポーラトランジスタの製造に適用した一
実施例を工程順に示す断面図、第２Ａ図及び第２Ｂ図は
本発明の変形例を工程順に示す断面図、第３Ａ図及び第
３Ｂ図は本発明の原理を概念的に説明するための断面
図、第４Ａ図及び第４Ｂ図は第３Ａ図のｘ方向における
注入不純物の分布プロファイルを示すグラフ、第５図は
第３Ａ図において行うＢ又はＢＦ２のイオン注入のドー
ズ量と得られる接合深さｘｊとの関係を示すグラフであ
る。 なお図面に用いた符号において、 2,9,14……多結晶シリコン膜 ４……ｐ型シリコン基板 ５……埋込層 ６……シリコン層 ８……ベース領域 10,13 ……SiO2膜 １２……ベース取り出し電極 １５……エミッタ領域 １６……グラフト・ベース領域 １７……コレクタ領域 である。
のｎｐｎ型バイポーラトランジスタの製造に適用した一
実施例を工程順に示す断面図、第２Ａ図及び第２Ｂ図は
本発明の変形例を工程順に示す断面図、第３Ａ図及び第
３Ｂ図は本発明の原理を概念的に説明するための断面
図、第４Ａ図及び第４Ｂ図は第３Ａ図のｘ方向における
注入不純物の分布プロファイルを示すグラフ、第５図は
第３Ａ図において行うＢ又はＢＦ２のイオン注入のドー
ズ量と得られる接合深さｘｊとの関係を示すグラフであ
る。 なお図面に用いた符号において、 2,9,14……多結晶シリコン膜 ４……ｐ型シリコン基板 ５……埋込層 ６……シリコン層 ８……ベース領域 10,13 ……SiO2膜 １２……ベース取り出し電極 １５……エミッタ領域 １６……グラフト・ベース領域 １７……コレクタ領域 である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃ ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ 24〔７ Ａ〕 Ｄｅｃｅｍｂｅｒ 1981 Ｐ．3424 〜3426
Claims (1)
- 【請求項１】半導体基板上に設けられた第１の半導体層
を介してこの半導体基板中に所定の半導体領域を形成す
る工程と、 不純物を含む第２の半導体層を上記半導体基板上に形成
してこの第２の半導体層と上記第１の半導体層とから成
る第３の半導体層を形成する工程と、 異方性エッチングを行うことによりその厚さ方向の少な
くとも一部分を残して上記第３の半導体層を選択的に除
去する工程と、 ウェットエッチングによる等方性エッチングを行うこと
により上記第３の半導体層のうちの上記残された部分を
除去する工程とをそれぞれ具備することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60051147A JPH0658911B2 (ja) | 1985-03-14 | 1985-03-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60051147A JPH0658911B2 (ja) | 1985-03-14 | 1985-03-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61208872A JPS61208872A (ja) | 1986-09-17 |
| JPH0658911B2 true JPH0658911B2 (ja) | 1994-08-03 |
Family
ID=12878707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60051147A Expired - Fee Related JPH0658911B2 (ja) | 1985-03-14 | 1985-03-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658911B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5001533A (en) * | 1988-12-22 | 1991-03-19 | Kabushiki Kaisha Toshiba | Bipolar transistor with side wall base contacts |
-
1985
- 1985-03-14 JP JP60051147A patent/JPH0658911B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ＩＢＭＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ２４〔７Ａ〕Ｄｅｃｅｍｂｅｒ１９８１Ｐ．３４２４〜３４２６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61208872A (ja) | 1986-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |