JPH0659658A - ルックアップテーブル装置 - Google Patents

Abstract

(57)【要約】 【目的】少ないハードウェア量で、フラットパネルディ
スプレイ用とＣＲＴディスプレイ用に共通に且つ同時に
使用でき、しかも高速表示が図れるようにする。 【構成】フレームメモリから４画素単位で転送される画
像データは入力ラッチ１０１によりラッチされた後、シ
フトレジスタ１０２により表示順に１画素ずつ出力さ
れ、カラーパレットメモリ１１１によりＲ，Ｇ，Ｂ各色
毎の輝度情報に変換され、ＤＡコンバータ１２１により
アナログ輝度信号に変換されてＣＲＴディスプレイ２０
０に出力される。また入力ラッチ１０１によりラッチさ
れた画像データのうちの、２番目〜４番目の画素の画像
データは、カラーパレットメモリ１１２〜１１４により
各色毎の輝度情報に変換される。メモリ１１１〜１１４
からの輝度情報は、１番目の画素に対応した輝度情報の
出力タイミングで出力ラッチ１３１〜１３４にラッチさ
れ、フラットパネルディスプレイ３００に出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、コンピュータなどの
情報処理機器に適用される表示装置用のルックアップテ
ーブル装置に関する。

【０００２】

【従来の技術】従来、コンピュータなどの情報処理機器
の表示装置への画像表示に用いられるルックアップテー
ブル装置には、カラーＣＲＴディスプレイ用に、内部に
ＤＡコンバータ（ディジタル／アナログ変換回路）を内
蔵しているものがあった。

【０００３】一方、近年は、情報処理機器の表示出力用
に、ＬＣＤディスプレイ（液晶ディスプレイ）などのフ
ラットパネルディスプレイが用いられることも多くなっ
ている。

【０００４】しかしながら、フラットパネルディスプレ
イでカラー或いは階調表示を行うためには、輝度情報を
数ビットのディジタルデータで必要とするため、上記し
たカラーＣＲＴディスプレイ用のルックアップテーブル
装置を利用することはできなかった。

【０００５】

【発明が解決しようとする課題】上記したように従来
は、フラットパネルディスプレイでカラー或いは階調表
示を行うのに、ＣＲＴディスプレイ用のルックアップテ
ーブル装置を利用することはできず、同装置とは別に、
専用メモリや、メモリ内蔵のＬＳＩなどを独自に用意し
なければならず、スペースやコスト的な負担となってい
た。

【０００６】この発明は上記事情に鑑みてなされたもの
でその目的は、少ないハードウェア量でありながら、フ
ラットパネルディスプレイ用とＣＲＴディスプレイ用に
共通に且つ同時に使用でき、しかも高速表示が図れるル
ックアップテーブル装置を提供することにある。

【０００７】

【課題を解決するための手段】この発明は、フレームメ
モリから画像データをｎ画素単位で入力するための入力
ラッチと、この入力ラッチにより入力されるｎ画素分の
画像データを表示順に１画素ずつ出力するパラレル／シ
リアル変換回路と、このパラレル／シリアル変換回路か
ら１画素ずつ出力される画像データのカラーまたは階調
インデックスを輝度情報に変換して出力するための第１
のカラーパレットメモリと、上記入力ラッチにより入力
されるｎ画素分の画像データのうちの、所定の表示順と
なる１画素を除くｎ−１画素の各画像データのカラーま
たは階調インデックスを輝度情報に変換して出力するた
めの第２乃至第ｎのカラーパレットメモリと、上記第１
のカラーパレットメモリから変換出力される輝度情報を
アナログ輝度信号に変換してＣＲＴディスプレイに出力
するためのディジタル／アナログ変換回路（ＤＡコンバ
ータ）と、上記第１乃至第ｎのカラーパレットメモリか
ら変換出力される輝度情報を、上記所定の表示順となる
１画素に対応する輝度情報が第１のカラーパレットメモ
リから変換出力されるタイミングでそれぞれラッチし
て、フラットパネルディスプレイにディジタル出力する
ための第１乃至第ｎの出力ラッチとを備えたことを特徴
とするものである。

【０００８】

【作用】上記の構成においては、高速表示データ処理が
行えるように、フレームメモリから入力ラッチに、画像
データがｎ画素単位で周期的に取込まれる。この入力ラ
ッチに取込まれたｎ画素分の並列画像データはパラレル
／シリアル変換回路に送られ、同回路から表示順に１画
素ずつ出力される。このパラレル／シリアル変換回路か
ら表示順に１画素ずつ出力される画像データは第１のカ
ラーパレットメモリのアドレスとなる。これにより、第
１のカラーパレットメモリから、そのアドレス（即ち画
像データのカラーまたは階調インデックス）に対応した
輝度情報が１画素ずつ順に出力される。

【０００９】また、入力ラッチに取込まれたｎ画素分の
画像データのうちの、所定の表示順となる１画素、例え
ば第１番目の画素を除くｎ−１画素（第２番目乃至第ｎ
番目の画素）の画像データは、それぞれ、第２乃至第ｎ
のカラーパレットメモリに同時に導かれて同メモリのア
ドレスとなり、これにより、第２乃至第ｎのカラーパレ
ットメモリから、そのアドレス（即ち第２番目乃至第ｎ
番目の画素の画像データのカラーまたは階調インデック
ス）に対応した輝度情報が同時に出力される。

【００１０】第１のカラーパレットメモリから１画素ず
つ順に出力される輝度情報はＤＡコンバータに導かれ、
同コンバータによりアナログ輝度信号に変換される。こ
のＤＡコンバータの出力にはＣＲＴディスプレイが接続
できるようになっており、同コンバータから出力される
アナログ輝度信号がＣＲＴディスプレイに送られること
により、ＣＲＴ表示が行われる。

【００１１】また、第１のカラーパレットメモリから１
画素ずつ順に出力される輝度情報は第１の出力ラッチに
も導かれる。この第１の出力ラッチは、第１のカラーパ
レットメモリから第１番目の画素（所定の表示順となる
１画素）の輝度情報が出力されるタイミングでラッチ動
作を行う。この結果、第１の出力ラッチには、入力ラッ
チによりｎ画素単位で取込まれて、パラレル／シリアル
変換回路により表示順に（第１番目の画素から第ｎ番目
の画素まで）１画素ずつ出力される画像データのうち、
第１番目の画素（所定の表示順となる１画素）の画像デ
ータのカラーまたは階調インデックスに対応した輝度情
報だけが、順次ラッチされる。

【００１２】第２乃至第ｎのカラーパレットメモリから
並列に出力される輝度情報、即ち入力ラッチによりｎ画
素単位で取込まれた画像データのうち、第１番目の画素
（所定の表示順となる１画素）を除くｎ−１画素（第２
番目乃至第ｎ番目の画素）の画像データのカラーまたは
階調インデックスに対応した輝度情報は、第２乃至第ｎ
の出力ラッチに導かれ、上記第１の出力ラッチと同一の
タイミングでラッチされる。

【００１３】第１乃至第２の出力ラッチの出力にはフラ
ットパネルディスプレイが接続できるようになってお
り、同ラッチから並列に出力されるｎ画素分のディジタ
ル輝度情報がフラットパネルディスプレイに送られるこ
とにより、フラットパネル表示が行われる。

【００１４】このように、上記の構成においては、高速
表示データ処理のために、ｎ画素単位でディジタル輝度
情報をフラットパネルディスプレイに送るようにして
も、１画素分については、ＤＡコンバータへ輝度情報を
送る第１のカラーパレットメモリを共用できるため、フ
ラットパネルディスプレイ用とＣＲＴディスプレイ用の
２つのルックアップテーブル装置を用いる場合に比べ
て、カラーパレットメモリ数が１つ少なくて済み、しか
も入力ラッチも共用できるため、ハードウェア量を減少
することができる。

【００１５】

【実施例】図１はこの発明の一実施例に係るルックアッ
プテーブル装置の構成を示すブロック図である。

【００１６】図１において、１００はルックアップテー
ブル装置であり、ＣＲＴディスプレイ２００、およびＬ
ＣＤディスプレイ、ＥＬ（エレクトロ・ルミネッセン
ス）ディスプレイ、プラズマディスプレイなどのフラッ
トパネルディスプレイ３００が並列に接続可能なように
なっている。

【００１７】ルックアップテーブル装置１００におい
て、１０１は画面表示用の画像情報が格納されるフレー
ムメモリ（図示せず）から画像データを複数画素（ピク
セル）、例えば４画素（４ｐ）単位で入力するための入
力ラッチである。本実施例において、フレームメモリ上
の１画素（１ｐ）の画像データは、８ビットのカラーま
たは階調インデックスで構成されているものとする。入
力ラッチ１０１は、クロック信号ＣＫ１によってラッチ
動作を行う。

【００１８】１０２は入力ラッチ１０１により入力され
た４画素（４ｐ）分の画像データを表示順に１画素（１
ｐ）ずつ出力するパラレル／シリアル変換回路、例えば
シフトレジスタ（ＳＲ）である。シフトレジスタ１０２
は、クロック信号ＣＫ１の１／４の周期のクロック信号
ＣＫ２によってパラレル／シリアル変換動作（シフト動
作）を行う。

【００１９】１１１はシフトレジスタ１０２の出力（１
画素のカラーまたは階調インデックス）をアドレス入力
として、Ｒ（赤），Ｇ（緑），Ｂ（青）の各色の輝度情
報を読出し出力するためのカラーパレットメモリであ
る。この輝度情報は例えば８ビット構成であり、各色２
５６階調表示が行えるようになっている。

【００２０】１１２〜１１４は、入力ラッチ１０１によ
り入力された４画素分の画像データのうちの、所定の表
示順、例えば先頭の表示順となる１画素（第１番目の画
素）を除く３画素（第２番目〜第４番目の画素）の各画
像データのカラーまたは階調インデックスをアドレス入
力として、Ｒ（赤），Ｇ（緑），Ｂ（青）の各色の８ビ
ットの輝度情報を読出し出力するためのカラーパレット
メモリである。

【００２１】カラーパレットメモリ１１１〜１１４は、
いずれもＲＡＭにより構成されており、その内容は同一
である。但し本実施例では、カラーパレットメモリ１１
２〜１１４には、カラーパレットメモリ１１１よりメモ
リ速度が約１／４の低速ＲＡＭが使用されている。

【００２２】１２１はカラーパレットメモリ１１１から
出力される輝度情報をＲ，Ｇ，Ｂの各色毎にアナログ輝
度信号に変換するＤＡコンバータである。ＤＡコンバー
タ１２１の出力にはＣＲＴディスプレイ２００が接続可
能なようになっている。

【００２３】１３１〜１３４はカラーパレットメモリ１
１１〜１１４から出力される輝度情報を、クロック信号
ＣＫ３によってラッチする出力ラッチである。このクロ
ック信号ＣＫ３は、クロック信号ＣＫ１と同一周期、即
ちクロック信号ＣＫ２の４倍の周期であり、カラーパレ
ットメモリ１１１から前記第１番目の画素に対応した輝
度情報が出力されるタイミングに対応する。出力ラッチ
１３１〜１３４の出力にはフラットパネルディスプレイ
３００が接続可能なようになっている。

【００２４】１４１は図示せぬマイクロプロセッサなど
のホストＣＰＵとのインタフェースを成すＣＰＵインタ
フェース（ＣＰＵ−ＩＦ）である。ホストＣＰＵは、こ
のＣＰＵインタフェース１４１を介して、カラーパレッ
トメモリ１１１〜１３４の内容のリード／ライトを行
う。次に、図１の構成の動作を説明する。

【００２５】まずホストＣＰＵは、ルックアップテーブ
ル装置１００内のカラーパレットメモリ１１１〜１１４
に対し、ＣＰＵインタフェース１４１を介して共通のラ
イト動作を行うことにより、同メモリ１１１〜１１４に
同一内容を予め設定する。

【００２６】次に、ルックアップテーブル装置１００を
用いてＣＲＴディスプレイ２００および（または）フラ
ットパネルディスプレイ３００に実際に画像を表示する
場合には、ホストＣＰＵは、図示せぬフレームメモリか
ら、クロック信号ＣＫ１と同一周期のクロック信号に同
期して４画素（４ｐ）単位で画像データ（４×８ビッ
ト）を読出し、ルックアップテーブル装置１００に転送
する。

【００２７】ルックアップテーブル装置１００内の入力
ラッチ１０１は、フレームメモリから４画素単位で転送
される画像データをクロック信号ＣＫ１によりラッチす
る。入力ラッチ１０１によってラッチされた４画素分の
画像データ（４×８ビットのカラー或いは階調インデッ
クス）は、そのままシフトレジスタ１０２に導かれる。

【００２８】シフトレジスタ１０２は、入力ラッチ１０
１からの４画素（４ｐ）分の画像データを、（クロック
信号ＣＫ１の１／４の周期の）クロック信号ＣＫ２に同
期して表示順に１画素（１ｐ）ずつ出力する。このシフ
トレジスタ１０２から１画素単位で出力される画像デー
タは、カラーパレットメモリ１１１に導かれる。

【００２９】カラーパレットメモリ１１１は、シフトレ
ジスタ１０２から１画素単位で出力される画像データ
（８ビットのカラーまたは階調インデックス）をアドレ
ス入力としてアドレッシングされる。これにより、シフ
トレジスタ１０２から１画素単位で画像データ（８ビッ
トのカラーまたは階調インデックス）が出力される毎
に、その画像データで示されるカラーパレットメモリ１
１１内アドレス位置のＲ，Ｇ，Ｂの各色毎の８ビット輝
度情報（ディジタル輝度情報）が、同メモリ１１１から
読出される。即ち、シフトレジスタ１０２から１画素単
位で出力される画像データ（８ビットのカラーまたは階
調インデックス）が、カラーパレットメモリ１１１によ
りＲ，Ｇ，Ｂの各色毎の８ビット輝度情報に変換され
る。

【００３０】さて、入力ラッチ１０１によってラッチさ
れた４画素分の画像データ（４×８ビットのカラー或い
は階調インデックス）のうちの２番目の表示順となる画
素の画像データ（８ビットのカラーまたは階調インデッ
クス）はカラーパレットメモリ１１２に、３番目の表示
順となる画素の画像データ（８ビットのカラーまたは階
調インデックス）はカラーパレットメモリ１１３に、４
番目（最後）の表示順となる画素の画像データ（８ビッ
トのカラーまたは階調インデックス）はカラーパレット
メモリ１１４に、それぞれ導かれる。

【００３１】カラーパレットメモリ１１２〜１１４は、
入力ラッチ１０１によってラッチされた４画素分の画像
データのうちの第２番目〜第４番目の画素の画像データ
（８ビットのカラーまたは階調インデックス）をアドレ
ス入力としてアドレッシングされる。これにより、入力
ラッチ１０１によって４画素単位で画像データがラッチ
される毎に、そのうちの第２番目〜第４番目の画素の画
像データで示されるカラーパレットメモリ１１２〜１１
４内アドレス位置のＲ，Ｇ，Ｂの各色毎の８ビット輝度
情報が、同メモリ１１２〜１１４からそれぞれ読出され
る。即ち、入力ラッチ１０１によってラッチされた４画
素分の画像データのうちの第２番目〜第４番目の画素の
画像データ（８ビットのカラーまたは階調インデック
ス）が、カラーパレットメモリ１１２〜１１４により
Ｒ，Ｇ，Ｂの各色毎の８ビット輝度情報に変換される。

【００３２】カラーパレットメモリ１１１から出力され
るＲ，Ｇ，Ｂの各色毎の８ビット輝度情報はＤＡコンバ
ータ１２１に導かれる。ＤＡコンバータ１２１は、カラ
ーパレットメモリ１１１からのＲ，Ｇ，Ｂの各色毎の輝
度情報をそれぞれアナログ輝度信号に変換してＣＲＴデ
ィスプレイ２００に出力する。これにより、ＣＲＴディ
スプレイ２００ではＣＲＴ表示が行われる。

【００３３】カラーパレットメモリ１１１から出力され
るＲ，Ｇ，Ｂの各色毎の輝度情報は出力ラッチ１３１に
も導かれる。出力ラッチ１３１は、（クロック信号ＣＫ
１と同一周期、即ちクロック信号ＣＫ２の４倍の周期
の）クロック信号ＣＫ３により、カラーパレットメモリ
１１１から上記第１番目の画素に対応した輝度情報が出
力されるタイミングでラッチ動作を行う。これにより、
出力ラッチ１３１には、カラーパレットメモリ１１１か
ら出力されるＲ，Ｇ，Ｂの各色毎の輝度情報のうち、上
記第１番目の画素に対応した輝度情報だけがラッチされ
る。

【００３４】一方、カラーパレットメモリ１１２〜１１
４から出力される上記第２番目〜第４番目の画素に対応
したＲ，Ｇ，Ｂの各色毎の輝度情報は出力ラッチ１３２
〜１３４に導かれる。出力ラッチ１３２〜１３４は、出
力ラッチ１３１と同様に（クロック信号ＣＫ１と同一周
期、即ちクロック信号ＣＫ２の４倍の周期の）クロック
信号ＣＫ３によりラッチ動作を行う。これにより、出力
ラッチ１３２〜１３４には、カラーパレットメモリ１１
２〜１１４から出力される上記第２番目〜第４番目の画
素に対応したＲ，Ｇ，Ｂの各色毎の輝度情報がラッチさ
れる。

【００３５】このように、出力ラッチ１３１〜１３４に
は、入力ラッチ１０１によって４画素単位で画像データ
がラッチされる毎に、そのラッチされた４画素を構成す
る第１番目〜第４番目の画素に対応したＲ，Ｇ，Ｂの各
色毎の輝度情報が、同一タイミングでラッチされる。こ
の出力ラッチ１３１〜１３４にラッチされたＲ，Ｇ，Ｂ
の各色毎の輝度情報（ディジタル輝度情報）は、４画素
分同時にフラットパネルディスプレイ３００に出力され
る。これによりフラットパネルディスプレイ３００では
フラットパネル表示が行われる。

【００３６】以上のルックアップテーブル装置１００で
は、フラットパネルディスプレイ３００のみ接続して表
示する場合には、フレームメモリから４画素単位で転送
される画像データに対して、全て並列に処理できるた
め、ＣＲＴディスプレイ２００のみ、或いはＣＲＴディ
スプレイ２００とフラットパネルディスプレイ３００の
両方を接続して表示する場合に比べ、クロック信号ＣＫ
１〜ＣＫ３の周期を４倍にすることができ、したがって
消費電力を大幅に低減（約１／４）することができる。

【００３７】なお、前記実施例では、入力ラッチ１０１
によってラッチされる４画素分の画像データに対応して
カラーパレットメモリ１１１から１画素単位で順に出力
される輝度情報のうちの第１番目の画素の輝度情報を、
フラットパネルディスプレイ３００へのディジタル出力
用に共用する場合について説明したが、他の第２番目〜
第４番目の画素のうちのいずれか１つをフラットパネル
ディスプレイ３００へのディジタル出力用に共用するこ
とも可能である。この場合、共用する画素を除く残りの
３画素を入力ラッチ１０１からカラーパレットメモリ１
１２〜１１４に１画素ずつ供給すればよい。

【００３８】また、前記実施例では、入力ラッチ１０１
にラッチされた４画素分の画像データに対するパラレル
／シリアル変換回路としてシフトレジスタ１０２を用い
た場合について説明したが、４画素分の画像データを表
示順に１画素ずつ選択出力するマルチプレクサを用いる
ことも可能である。

【００３９】また、前記実施例では、フレームメモリか
らルックアップテーブル装置１００（内の入力ラッチ１
０１）への画像データ入力単位が、４画素である場合に
ついて説明したが、ｎ画素（ｎは２以上の整数）であっ
ても、カラーパレットメモリ１１２〜１１４に相当する
低速のカラーパレットメモリをｎ−１個設け、出力ラッ
チ１３１〜１３４に相当する出力ラッチをｎ個設けるこ
とにより、同様に適用できる。

【００４０】

【発明の効果】以上詳述したようにこの発明によれば、
高速表示データ処理のために、ｎ画素単位でディジタル
輝度情報をフラットパネルディスプレイに送るようにし
ても、１画素分については、ＤＡコンバータへ輝度情報
を送るＣＲＴディスプレイ用のカラーパレットメモリ
（第１のカラーパレットメモリ）を共用できるため、フ
ラットパネルディスプレイ用のカラーパレットメモリが
（第２乃至第ｎのカラーパレットメモリの）ｎ−１個で
よく、フラットパネルディスプレイ用とＣＲＴディスプ
レイ用のルックアップテーブル装置を独立して設ける場
合に比べて、ハードウェア量を減少することができる。
また、この発明によれば、入力ラッチも共用できるた
め、この点でもハードウェア量を減少することができ
る。

【００４１】また、この発明によれば、フラットパネル
ディスプレイのみ接続して表示する場合には、フレーム
メモリからｎ画素単位で転送される画像データに対し
て、全て並列に処理できるため、ＣＲＴディスプレイの
み、或いはＣＲＴディスプレイとフラットパネルディス
プレイの両方を接続して表示する場合に比べ、低速で動
作させて消費電力を低減することもできる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るルックアップテーブ
ル装置の構成を示すブロック図。

【符号の説明】

１００…ルックアップテーブル装置、１０１…入力ラッ
チ、１０２…シフトレジスタ（ＳＲ、パラレル／シリア
ル変換回路）、１１１〜１１４…カラーパレットメモ
リ、１２１…ＤＡコンバータ、１３１〜１３４…出力ラ
ッチ、１４１…ＣＰＵインタフェース（ＣＰＵ−Ｉ
Ｆ）、２００…ＣＲＴディスプレイ、３００…フラット
パネルディスプレイ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 カラー或いは階調表示を行う表示装置用
   のルックアップテーブル装置において、 画面表示用の画像情報が格納されるフレームメモリから
   画像データをｎ画素単位で入力するための入力ラッチ
   と、 この入力ラッチにより入力されるｎ画素分の画像データ
   を表示順に１画素ずつ出力するパラレル／シリアル変換
   回路と、 このパラレル／シリアル変換回路から１画素ずつ出力さ
   れる画像データのカラーまたは階調インデックスを輝度
   情報に変換して出力するための第１のカラーパレットメ
   モリと、 前記入力ラッチにより入力されるｎ画素分の画像データ
   のうちの、所定の表示順となる１画素を除くｎ−１画素
   の各画像データのカラーまたは階調インデックスを輝度
   情報に変換して出力するための第２乃至第ｎのカラーパ
   レットメモリと、 前記第１のカラーパレットメモリから変換出力される輝
   度情報をアナログ輝度信号に変換してＣＲＴディスプレ
   イに出力するためのディジタル／アナログ変換回路と、 前記第１乃至第ｎのカラーパレットメモリから変換出力
   される輝度情報を、前記所定の表示順となる１画素に対
   応する輝度情報が前記第１のカラーパレットメモリから
   変換出力されるタイミングでそれぞれラッチして、フラ
   ットパネルディスプレイにディジタル出力するための第
   １乃至第ｎの出力ラッチと、 を具備することを特徴とするルックアップテーブル装
   置。