JPH0962567A - 記録再生用メモリ - Google Patents

Abstract

(57)【要約】 【目的】 メモリ規模が増大しても高速動作し、しかも
システム全体として、低消費電力かつローノイズで、安
価なシステムが構築できるメモリを提供する。 【構成】 メモリは、メモリの開始アドレスを格納可能
なレジスタ５．１〜５．２を有しており、データメモリ
２へのデータ書き込み時には、その開始アドレスからデ
ータ書き込みを開始し、外部からの書き込み終了信号に
より、その書き込み終了時点でのメモリのアドレスが、
終了アドレス格納用のレジスタ６．１または６．２に格
納される。データメモリ２の読みだし時には、メモリの
開始アドレスを格納したレジスタと、対応する終了アド
レスを格納したレジスタ間のアドレスのデータが、デー
タメモリ２から読み出される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データの記録及び再生
機能を持つ記録再生用メモリに関するもので、特に携帯
機器等での安価な記録再生機能を実現する。

【０００２】

【従来の技術】近年半導体プロセス技術の進展により、
データの記録がアナログからディジタルに移行しつつあ
る。携帯機器においても、安価な記録再生機能を実現す
る半導体メモリが要望されている。

【０００３】従来、データの記録再生手段としては、図
１５に示すようなシステム構成が採られている。図１５
において、１はマイコン、２はメモリを示している。従
来、メモリへの記録及び再生機能は、マイコン１のソフ
トにより実現されている。例えば、記録時には、マイコ
ン１は、メモリ２のアドレスとデータを計算しながら、
逐次的にメモリ２に書き込む。その時の記録開始時のア
ドレスと記録終了時のアドレスをマイコン１が記憶して
おり、再生時には、マイコン１はその記憶された記録開
始アドレスから記録終了アドレスまでをメモリ２から逐
次的に読み出す。以上の操作により、記録再生機能が実
現されている。

【０００４】

【発明が解決しようとする課題】従来例で示したシステ
ム構成は、メモリ２の規模が小さい時は、全てソフトウ
ェアで管理できる非常に効率の良いシステムであるが、
メモリ規模の増大に伴い効率が悪くなる。つまり、メモ
リ２のアドレス空間が、例えば１Ｍと仮定し、またＳＲ
ＡＭであると仮定すると、マイコン１とメモリ２とのア
ドレスのインターフェースラインは２０本となる。マイ
コン１とメモリ２とのアドレスインターフェースライン
が増加するにつれ、マイコン１のアドレスインターフェ
ースラインが不足し、直接メモリ２のアドレスを制御す
る事ができなくなる為、通常はマイコン１とメモリ２と
の間に、メモリ２の実アドレスを生成する為の変換回路
が必要となる。この実アドレス生成回路は、マイコン１
からの１ビットシリアルデータを２０ビットパラレルデ
ータに変換するシリパラ変換器であったり、上位アドレ
スと下位アドレスを２回に分けて入力し、パラレルデー
タとして出力するバンク切り替え方式であったりする。
この様に、メモリ規模の増大に伴い、システムは複雑化
し、上記どちらの方式を採ったとしても、メモリ２のア
クセススピードは、実アドレスを生成する回路に依存す
るようになる。

【０００５】しかし、最大の問題点は、メモリのアドレ
スラインの増加は、システムでの消費電力増加やノイズ
発生を招く事にある。つまりメモリへの高速アクセス
は、システムでのアドレスラインの配線容量を高速駆動
し消費電力の増大を招く。また、配線容量の高速駆動
は、電源ラインにノイズを発生し、他の周辺機器、特に
アナログ信号を取り扱うようなシステムでは、源信号の
ＳＮ劣化を招く。

【０００６】本発明は、メモリ規模が増大しても高速動
作し、しかもシステム全体として、低消費電力かつロー
ノイズで、安価なシステムが構築できる、メモリを提供
する事を目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成する為、
本発明では、メモリ内部に読み出し及び書き込み用アド
レスの開始及び終了アドレスを格納可能なレジスタを有
し、この開始及び終了アドレス間のデータを、読み書き
可能なメモリ構成とする。

【０００８】すなわち請求項１記載の発明は、データを
記憶するデータメモリと、前記データメモリの開始アド
レスを記憶する複数のレジスタ（以下レジスタＳ群と呼
ぶ）と、前記開始アドレスを記憶する複数の各レジスタ
に対応する、前記データメモリの終了アドレスを記憶す
る複数のレジスタ（以下レジスタＥ群と呼ぶ）と、前記
レジスタＳ群と前記レジスタＥ群へのデータの格納が可
能なインターフェース回路とを有し、前記レジスタＳ群
と前記レジスタＥ群の一対の組に格納されている、開始
アドレスから終了アドレスまで、前記データメモリから
データを読み出す手段とを備えたメモリを構成する。

【０００９】請求項２記載の発明は、請求項１記載の、
レジスタＳ群とレジスタＥ群の一対の組に格納されてい
る開始アドレスから終了アドレスまで、前記データメモ
リにデータを書き込む手段を有するメモリを構成する。

【００１０】請求項３記載の発明は、請求項１記載の、
レジスタＳ群に格納されている開始アドレスから、前記
データメモリにデータを書き込む手段と、外部からの書
き込み終了信号により、前記データメモリへの書き込み
を停止し、前記停止時の前記データメモリへのアドレス
を、前記レジスタＳ群の開始アドレスのレジスタに対応
するレジスタＥ群のレジスタに格納する手段を有するメ
モリを構成する。

【００１１】請求項４記載の発明は、請求項２記載のメ
モリへの書き込み手段と、請求項３記載のメモリへの書
き込み手段とを有するメモリを構成する。

【００１２】請求項５記載の発明は、請求項３記載のレ
ジスタＥ群に格納されたレジスタのデータを、読み出す
手段を有する、請求項３または請求項４記載のメモリを
構成する。

【００１３】請求項６記載の発明は、前記データメモリ
のアドレス空間を複数のメモリ領域に分割し、前記各メ
モリ領域毎にフラグデータを設定し、前記データメモリ
を読み出し時に、前記フラグデータが真の時は、対応す
る前記メモリ領域をスキップして読み出す手段を有する
請求項１〜請求項５記載のメモリを構成する。

【００１４】請求項７記載の発明は、前記データメモリ
読み出し及び書き込み時のデータ語長の設定が可能なイ
ンターフェース回路と、前記設定されたデータ語長で
の、前記データメモリの読み出し及び書き込み手段を有
する請求項１〜請求項６記載のメモリを構成する。

【００１５】請求項８記載の発明は、外部からの書き込
みマスク入力信号を有し、前記書き込みマスク信号が真
の時は、データメモリへの書き込みを禁止すると供に、
前記データメモリへのアドレスを維持する手段と、前記
書き込みマスク信号が偽の時は、順次データを書き込む
手段を有する請求項２〜請求項７記載のメモリを構成す
る。

【００１６】

【作用】請求項１記載のメモリでは、メモリの開始及び
終了アドレスを格納可能なレジスタを有しており、この
開始及び終了アドレス間のデータを、読み出し可能なメ
モリ構成が為されているので、外部よりメモリのアドレ
スを直接アクセスする必要なしに、順次読み出す事が可
能となる。

【００１７】請求項２記載のメモリでは、メモリの開始
及び終了アドレスを格納可能なレジスタを有しており、
この開始及び終了アドレス間のデータを、読み出し及び
書き込み可能なメモリ構成が為されているので、外部よ
りメモリのアドレスを直接アクセスする必要なしに、順
次読み書きする事が可能となる。

【００１８】請求項３記載のメモリでは、メモリの開始
及び終了アドレスを格納可能なレジスタを有しており、
外部からの書き込み終了信号により、その書き込み終了
時点でのメモリのアドレスが、終了アドレス格納用のレ
ジスタに格納されるため、請求項２と比較し、予め書き
込みデータ量の分からない入力データに対しても、効率
よく書き込む事が可能となる。

【００１９】請求項４記載のメモリでは、請求項２及び
請求項３記載のメモリの、両方の書き込み機能が備わっ
ている為、予め書き込みデータ量が定められた場合での
メモリへの書き込み、及び予め書き込みデータ量が定め
られていない場合でのメモリへの書き込みの両機能の実
現が可能となる。

【００２０】請求項５記載のメモリでは、格納された終
了アドレスをインターフェース回路を通し、読み出す事
ができる為、既に書き込まれたメモリのアドレス空間を
外部ホストが管理できるようになり、メモリ容量の有効
活用が可能となる。

【００２１】請求項６記載のメモリでは、メモリを複数
の領域に分割し、各領域毎に、その領域データが有効か
無効かのフラグデータをメモリに書き込む事ができ、読
み出し時には、その無効フラグの書き込まれたメモリ領
域をスキップして読み出す事が可能となる。その為、例
えば、音声の場合等では、無音時にはその領域に無効フ
ラグを設定する事で、有音区間だけを読み出す事が可能
となり、高速再生機能が実現できる。

【００２２】請求項７記載のメモリでは、メモリの読み
出し及び書き込み時のデータ語長（データ幅）を設定す
る事が可能となり、各種データ幅の入力データに対し
て、柔軟に対応が可能となる。

【００２３】請求項８記載のメモリでは、外部からの書
き込みマスク信号により、書き込みを禁止すると共に、
データメモリへのアドレスをホールドする機能を備えて
いる為、例えば、この書き込みマスク信号により、無効
データを書き込まないように制御すれば、有効データの
みの書き込みが可能となり、更なるメモリ容量の有効活
用が可能となる。

【００２４】

【実施例】図１に本発明の請求項１に基づくメモリ構成
を示す。図１において、２はメモリ、３はアドレスカウ
ンタ、４は制御及びインターフェース回路、５．１〜
６．２はレジスタ、７〜８はセレクタである。レジスタ
５．１〜レジスタ６．２の各レジスタは、制御及びイン
ターフェース回路４により、任意の値を格納する事が可
能である。

【００２５】本実施例図１において、レジスタ５．１及
びレジスタ５．２は、アドレスカウンタ３の開始アドレ
スが格納され、レジスタ６．１及びレジスタ６．２は、
アドレスカウンタ３の終了アドレスが格納される。レジ
スタ５．１とレジスタ６．１は互いにペアをなし、ま
た、レジスタ５．２とレジスタ６．２は互いにペアをな
している。

【００２６】本実施例において、データメモリ２のデー
タを読み出す時には、制御及びインターフェース回路４
を通し、以下の手順で実行する。 １ レジスタペアを指定する。（この場合レジスタ５．
１と６．１と仮定） ２ 指定されたペアのレジスタ５．１と６．１に開始ア
ドレスと終了アドレスを書き込む。 ３ データメモリ２の読み出しを開始する。

【００２７】以上の操作により、指定アドレス間（開始
アドレスと終了アドレス間）のデータメモリ２のデータ
が順次読み出される。

【００２８】図２に本発明の請求項２に基づくメモリ構
成を示す。図２において、図１と同じ構成要素は、同じ
番号を付してある。図１で示す構成例と同様に、レジス
タ５．１〜レジスタ６．２の各レジスタは、制御及びイ
ンターフェース回路４により、任意の値を格納する事が
可能である。

【００２９】本実施例図２において、レジスタ５．１及
びレジスタ５．２は、アドレスカウンタ３の開始アドレ
スが格納され、レジスタ６．１及びレジスタ６．２は、
アドレスカウンタ３の終了アドレスが格納される。レジ
スタ５．１とレジスタ６．１は互いにペアをなし、ま
た、レジスタ５．２とレジスタ６．２は互いにペアをな
している。

【００３０】本実施例図２において、データメモリ２の
データを読み出す時は、本実施例図１と同様に実行する
事ができる。データメモリ２にデータを書き込む時に
は、制御及びインターフェース回路４を通し、以下の手
順で実行する。 １ レジスタペアを指定する。（この場合レジスタ５．
１と６．１と仮定） ２ 指定されたペアのレジスタ５．１と６．１に開始ア
ドレスと終了アドレスを書き込む。 ３ データメモリ２への書き込みを開始する。

【００３１】以上の操作の後、データメモリ２に入力デ
ータを順次与える事で、指定アドレス間（開始アドレス
と終了アドレス間）のデータメモリ２に、データが順次
書き込まれる。

【００３２】図３に本発明の請求項３に基づくメモリ構
成を示す。図３において、図１及び図２と同じ構成要素
は、同じ番号を付してある。図１で示す構成例と同様
に、レジスタ５．１〜レジスタ５．２の各レジスタは、
制御及びインターフェース回路４により、任意の値を格
納する事が可能である。

【００３３】本実施例図３において、レジスタ５．１及
びレジスタ５．２は、アドレスカウンタ３の開始アドレ
スが格納され、レジスタ６．１及びレジスタ６．２は、
アドレスカウンタ３の終了アドレスが格納される。レジ
スタ５．１とレジスタ６．１は互いにペアをなし、ま
た、レジスタ５．２とレジスタ６．２は互いにペアをな
している。

【００３４】本実施例図３と図２の違いは、図２では、
レジスタ６．１と６．２への格納データが制御及びイン
ターフェース回路４により、直接任意の値を格納できた
のに対し、図３では、制御及びインターフェース回路４
からの書き込み終了信号発生時のアドレスカウンタ３の
出力値が、レジスタ６．１または６．２への格納データ
となる点にある。

【００３５】本実施例図３においても、データメモリ２
のデータを読み出す時は、本実施例図１と同様に実行す
る事ができる。データメモリ２にデータを書き込む時に
は、制御及びインターフェース回路４を通し、以下の手
順で実行する。 １ レジスタペアを指定する。（この場合レジスタ５．
１と６．１と仮定） ２ 指定されたペアのレジスタ５．１に開始アドレスを
書き込む。 ３ データメモリ２への書き込みを開始する。 ４ データメモリ２への書き込みを終了する。

【００３６】以上の操作の後、データメモリ２に入力デ
ータを順次与える事で、レジスタ５．１に格納された開
始アドレスから、データが順次データメモリ２に書き込
まれる。データメモリ２への書き込み終了時には、その
時点でのアドレスカウンタ３の出力がレジスタ６．１に
格納される。

【００３７】以上請求項１〜請求項３に基づく各実施例
を図１〜図３に図示し、各動作説明を行ったが、各実施
例では、以下の用途に用いると効果的である。請求項１
に基づく実施例では複数の基本音声パターンやメロディ
ーパターンを、予めＲＯＭ等のメモリに記憶させてお
き、その記憶されている開始アドレス及び終了アドレス
が予め分かっていれば、アドレス設定により、状況に応
じ、任意のパターンを読み出す事ができる。

【００３８】請求項２に基づく実施例では記録時間が予
め決められたデータに対し、順次メモリへの記録を行う
事ができる。

【００３９】請求項３に基づく実施例では記録時間が予
め決められていないデータに対し、順次メモリへの記録
を行い、その記録を行ったアドレス間のデータを読み出
す事ができる。

【００４０】請求項４に記載されているように（図示せ
ず）、図２の記録手段と図３の記録手段を合わせ持て
ば、用途に応じて、上記記録手段を使い分ける事が可能
となる。

【００４１】図４に本発明の請求項５に基づくメモリ構
成を示す。図４において、図３と同じ構成要素は、同じ
番号を付してある。図４において、図３との相違点は、
レジスタ６．１と６．２等の終了アドレスを格納するレ
ジスタ群の格納されたデータが、制御及びインターフェ
ース回路４を通じ、外部に読み出す事ができる点にあ
る。これにより、例えば、請求項３に基づく実施例（図
３）の項で説明した様に、レジスタ５．１とレジスタ
６．１のペアを用い、データメモリ２への書き込み操作
を行った後、レジスタ６．１に格納された終了アドレス
を読み出し、次回の記録時には、レジスタ５．２の開始
アドレスに、レジスタ６．１のアドレスの次のアドレス
を格納する事ができる。これにより、前回記録したデー
タメモリのデータを壊さずに第２の記録を行う事ができ
る。また、メモリ領域を無駄にせず、有効に活用する事
が可能となる。

【００４２】以上説明を行った図１〜図４のアドレスカ
ウンタ３は、開始アドレスから終了アドレスまで順次イ
ンクリメントする動作を行うが、この回路は、図５のよ
うにして構成する事ができる。図５において１０は加算
器、１１はレジスタ、１２は一致検出回路、１３はセレ
クタである。

【００４３】図５に示すアドレスカウンタは以下のよう
にして動作を行う。動作開始時には、セレクタ１３は、
開始アドレスを選択しており、レジスタ１１には、開始
アドレスが格納される。その後、セレクタ１３は、加算
器１０の出力側を選択するように切り換えられ、現在の
レジスタ１１の値に１を加えた値が、レジスタ１１に格
納される。レジスタ１１の出力、つまりデータメモリへ
のアドレスが、終了アドレスと一致した時、一致検出回
路１２により終了信号が発生する。この終了信号は、制
御及びインターフェース回路４を通じ、外部に通知する
事ができる。また、図１〜図４のデータメモリ読み出し
時、図２のデータメモリへの書き込み時には、この一致
検出回路からの終了信号により、レジスタ１１へのクロ
ック供給がストップする。これにより、開始アドレスと
終了アドレス間のメモリデータの読み出しまたは書き込
みが可能となる。図３〜図４のデータメモリへの書き込
み時には、外部より通知された書き込み終了信号によ
り、レジスタ１１へのクロック供給がストップする。こ
の場合は、開始アドレスから、外部からの書き込み終了
信号発生時点のアドレスまでのメモリへのデータ書き込
みが実現できる。

【００４４】図１２に制御及びインターフェース回路４
のＩＯアドレス空間にマッピングされる制御レジスタの
例を示す。各制御レジスタは、本メモリチップ内のＩＯ
アドレス空間内にマッピングされており、このレジスタ
をインターフェースピンを通し、設定する事で、各種動
作が実現できる。

【００４５】図１２において、１０１はレジスタ番号指
定用レジスタ、１０２は開始アドレス指定用レジスタ、
１０４は読み出し実行開始レジスタ、１０３は書き込み
実行開始レジスタである。

【００４６】図３を用いて説明した実施例では、図１２
で図示した制御レジスタを用意し、この制御レジスタを
外部インターフェースピンから設定する事で、全ての動
作が可能となる。図３の実施例でのデータメモリへの書
き込み時、読み出し時の制御レジスタ１０１〜１０４へ
の設定順序を図１３に示す。このように、本メモリチッ
プでは、メモリチップ内のＩＯアドレス空間内にマッピ
ングされた、制御レジスタをインターフェースピンによ
り設定する事で、全ての動作が実現できる。

【００４７】図１４に本実施例のメモリチップを用いた
時のシステム構成例を示す。ホストとなるマイコンと本
メモリ間のＩＯピンは、メモリインターフェースピンと
メモリへの入力データピンとメモリからの出力データピ
ンからなる。メモリインターフェースピンを通して、図
１２に示したような制御レジスタは、全て設定できる。

【００４８】図１５の従来のシステム構成と比較し、従
来メモリ規模増大に伴い生じたアドレスラインの増加
は、ここでは問題とならない。そのため本発明のメモリ
構成では、メモリ規模が増大しても高速動作し、しかも
システム全体として、低消費電力かつローノイズで、安
価なシステムが構築できる、という優れた効果を持つ。

【００４９】次に請求項６に基づく実施例を図６に示
す。図６において、図３と同じ構成要素は、同じ番号を
付してある。図６において、図３との相違点は、データ
メモリ２の出力結果がアドレスカウンタ３にフィードバ
ックしている点にある。

【００５０】本実施例での目的は、データ的に意味のな
い領域を飛ばして、高速に読み出す事にある。実現方法
としては、予めデータメモリのアドレス空間を複数のメ
モリ領域に分割しておき、各メモリ領域毎にフラグ領域
を設定する。このフラグは、その領域の読み飛ばしが可
能である、という意味のフラグである。図８に本実施例
でのデータメモリの領域分割例を示す。図８において、
Ｓ１、Ｅ１は、図６でのレジスタ５．１、レジスタ６．
１に格納されているアドレス値を表す。またＳ２、Ｅ２
は図６でのレジスタ５．２、レジスタ６．２に格納され
ているアドレス値を表す。２．１は、データメモリのア
ドレスＳ１からＥ１までの領域を表しており、２．２
は、データメモリのアドレスＳ２からＥ２までの領域を
表しいる。これとは別にデータメモリは、２０．１〜２
０．１０で表されるような、複数の領域に分割され、各
領域のデータ構造は、２０で示すようなＢＡＮＫ ＨＥ
ＡＤＥＲ領域とｄａｔａ領域とからなる。ＢＡＮＫ Ｈ
ＥＡＤＥＲ領域には、フラグ信号が記録されており、こ
のフラグ信号は、担当する領域のデータが読み飛ばし可
能かどうかを示す。このフラグ信号は、データメモリに
書き込み時に、ホストとなるマイコンから書き込まれ
る。

【００５１】図７に図６に示す実施例でのアドレスカウ
ンタ３の構成例を示す。図７において、１０は加算器、
１１はレジスタ、１２は一致検出及び比較回路、１３〜
１４はセレクタ、１５はアドレススキップ制御回路であ
る。

【００５２】図７に示すアドレスカウンタは以下のよう
にして動作を行う。動作開始時には、セレクタ１３は、
開始アドレスを選択しておりレジスタ１１には、開始ア
ドレスが格納される。またセレクタ１４は＋１を選択し
ており、その後、セレクタ１３は、加算器１０の出力側
を選択するように切り換えられ、現在のレジスタ１１の
値に１を加えた値が、レジスタ１１に格納される。

【００５３】ここまでの動作は、図５で説明したものと
同様である。アドレススキップ制御回路１５では、ＢＡ
ＮＫ ＨＥＡＤＥＲの存在するアドレスと、フラグデー
タを検知し、両方が真の時は、セレクタ１４を、＋１２
８側に切り替える。ここでは、ＢＡＮＫ ＨＥＡＤＥＲ
領域は、１２８アドレス毎にとられていると仮定した。
これにより、フラグが付された領域をスキップしてデー
タメモリを読み出す事ができる。一致検出及び比較回路
１２では、レジスタ１１の出力値と終了アドレスの値が
等しいかまたはレジスタ１１の方が大きいかを検出し、
どちらかが真の時には、終了信号を発生するとともに、
レジスタ１１へのクロック供給をストップする。この終
了信号は、制御及びインターフェースを通じ、外部に通
知する事ができる。

【００５４】請求項６に基づく図６に示す実施例では、
「予め記録時に例えば音声だとすると、音声のある程度
小さい部分の上記バンクヘッダー部分にフラグを付加し
ておき、フラグの付加されていない意味のある音だけを
読み出す」という使用法が可能となる。

【００５５】次に請求項７に基づく実施例を説明する。
請求項７では、図１〜図４,図６においてデータメモリ
に記憶させるデータ幅を任意に設定可能なインターフェ
ースを持ち、任意のデータ幅での、データメモリへの書
き込み及び読みだしを可能とする。この機能を実現する
アドレスカウンタの実施例を図９に示す。図９におい
て、１０．１〜１０．２は加算器、１１．１〜１１．２
はレジスタ、１２．１〜１２．２は一致検出回路、１
３．１〜１３．２はセレクタである。

【００５６】図９に示すアドレスカウンタは以下のよう
にして動作を行う。動作開始時には、セレクタ１３．１
は、開始アドレスを、セレクタ１３．２は０を選択して
おり、レジスタ１１．１には、開始アドレスが格納さ
れ、またレジスタ１１．２には０値が格納される。その
後、セレクタ１３．１は、加算器１０．１の出力側を、
またセレクタ１３．２は加算器１０．２の出力を選択す
るように切り換えられ、レジスタ１１．２には、現在の
レジスタ１１．２の値に１を加えた値が、レジスタ１
１．２に格納される。一致検出回路１２．２では、メモ
リデータ幅とレジスタ１１．２の値が比較され、一致す
れば１を、一致しなければ０を出力する。更に一致した
時は、セレクタ１３．２を０側に切り換え、レジスタ１
１．２に０を入力する。つまり、構成要素の１０．２、
１１．２、１２．２、１３．２により、メモリデータ幅
分のカウンタが構成される。例えば、メモリデータ幅に
３を与えた場合、先の構成要素は、０〜３の４進のカウ
ンタを構成し、上記４進カウンタが４インクリメントす
る毎に一致検出回路１２．２は一致し、加算器１０．１
に１を加算する。

【００５７】レジスタ１１．１の出力は、一致検出回路
１２．１で終了アドレスと比較され、一致すれば、終了
信号を発生し、アドレスカウンタの動作は停止する。す
なわち、図９に示すアドレスカウンタのレジスタ１１．
２の出力は、メモリ下位アドレスとして出力され、メモ
リデータ幅分のカウンタ動作を行い、またレジスタ１
１．１の出力は、メモリ上位アドレスとして出力され、
開始アドレスから、終了アドレスまでをカウントする。

【００５８】図１０にデータ幅が４ビットの場合のデー
タメモリへのデータ格納例を示す。図９に示すアドレス
カウンタのメモリ上位アドレスは、図１０に示すデータ
メモリ２での各データの先頭アドレスを示しており、下
位アドレスは、データ幅の途中の位置を表している。

【００５９】データメモリ２への書き込み時には、外部
からの４ビットパラレル入力データをシリアルデータに
変換するパラシリ変換器（図示せず）により分解された
１ビットデータをデータメモリに書き込み、データメモ
リ２からの読みだし時には、出力されたシリアルデータ
を４ビットパラレルデータ変換するシリパラ変換器（図
示せず）により４ビットのパラレルデータとして出力で
きる。

【００６０】以上のような図９に示すアドレスカウンタ
と、パラシリ変換器、及びシリパラ変換器を備えれば、
任意のデータ幅に対応したメモリ構成を採る事ができ、
柔軟にシステムを構築する事ができるため、その実用的
効果は大きい。

【００６１】次に請求項８に基づく実施例を図１１に示
す。図１１において、図３と同じ構成要素は、同じ番号
を付してある。図１１において、図３との相違点は、デ
ータメモリ２への入力データに対する書き込みを禁止す
る為の、書き込みマスク信号が直接外部ピンから供給さ
れ、この信号が真の時には、メモリ書き込み制御回路９
により、メモリーへの書き込みを禁止する点にある。ま
た、書き込みマスク信号は、アドレスカウンタ３にも入
力し、この信号が真の時には、アドレスカウンタを停止
させる手段を持つ。

【００６２】本実施例での目的は、データ的に意味のな
い領域のデータは、書き込みマスク信号により、データ
メモリ２への書き込みを禁止する事にある。

【００６３】請求項６の説明で述べた実施例では、デー
タ的に意味のない領域のデータに対し、フラグを設け、
読みだし時に、そのフラグのついた領域を飛ばして読み
出す事で、高速に読み出す事が可能となり、また、この
機能を用いず、全てのデータを読み出す事も可能であっ
た。しかし、請求項６の発明のデータメモリは、全ての
データを記憶している。これに対し、請求項８の発明で
は、高速に読み出す事しかできないが、意味のないデー
タを記憶させない為、メモリ領域の有効活用が図れる。

【００６４】

【発明の効果】本発明は、従来のシステム構成と比較
し、従来メモリ規模増大に伴い生じたアドレスラインの
増加は問題とならない。そのため本発明のメモリ構成で
は、メモリ規模が増大しても高速動作し、しかもシステ
ム全体として、低消費電力かつローノイズで安価なシス
テムが構築できる、という優れた効果を持つ。

【００６５】請求項１〜請求項２記載のメモリでは、メ
モリの開始及び終了アドレスを格納可能なレジスタを有
しており、この開始及び終了アドレス間の、データの読
み出し及び書き込み可能なメモリ構成が為されているの
で、外部よりメモリのアドレスを直接アクセスする必要
なしに、順次読み書きする事が可能となる。

【００６６】請求項３記載のメモリでは、外部からの書
き込み終了信号により、その書き込み終了時点でのメモ
リのアドレスが、終了アドレス格納用のレジスタに格納
されるため、予め書き込みデータ量の分からない入力デ
ータに対して、効率よく書き込む事が可能となる。

【００６７】請求項４記載のメモリでは、請求項２及び
請求項３記載のメモリの、両方の書き込み機能が備わっ
ている為、予め書き込みデータ量が定められた場合での
メモリへの書き込み、及び予め書き込みデータ量が定め
られていない場合でのメモリへの書き込みの両機能の実
現が可能となる。

【００６８】請求項５記載のメモリでは、格納された終
了アドレスをインターフェース回路を通し、読み出す事
ができる為、既に書き込まれたメモリのアドレス空間を
外部ホストが、管理できるようになり、メモリ容量の有
効活用が可能となる。

【００６９】請求項６記載のメモリでは、メモリを複数
の領域に分割し、各領域毎に、その領域データが有効か
無効かのフラグデータをメモリに書き込む事ができ、読
み出し時には、その無効フラグの書き込まれたメモリ領
域をスキップして、読み出す事が可能となる。その為、
例えば、音声の場合等では、無音時にはその領域に無効
フラグを設定する事で、有音区間だけを読み出す事が可
能となり、高速再生機能が実現できる。

【００７０】請求項７記載のメモリでは、メモリの読み
出し及び書き込み時のデータ語長（データ幅）を設定す
る事が可能となり、各種データ幅の入力データに対し
て、柔軟に対応が可能となる。

【００７１】請求項８記載のメモリでは、外部からの書
き込みマスク信号により、書き込みを禁止すると共に、
データメモリへのアドレスをホールドする機能を備えて
いる為、例えば、この書き込みマスク信号により、無効
データを書き込まないように制御すれば、有効データの
みの書き込みが可能となり、更なるメモリ容量の有効活
用が可能となる。

【図面の簡単な説明】

【図１】本実施例におけるメモリの構成図

【図２】本実施例におけるメモリの構成図

【図３】本実施例におけるメモリの構成図

【図４】本実施例におけるメモリの構成図

【図５】図１〜図４に示すメモリのアドレスカウンタ回
路図

【図６】本実施例におけるメモリの構成図

【図７】図６に示すメモリのアドレスカウンタ回路図

【図８】本実施例のメモリ構成例でのメモリマップ図

【図９】図１〜図４,図６に示すメモリのアドレスカウ
ンタ回路図

【図１０】データ幅が４ビットの時のメモリへの格納例
を示した図

【図１１】本実施例におけるメモリの構成図

【図１２】本実施例のメモリ構成例でのインターフェー
ス制御レジスタを示した図

【図１３】本実施例のインターフェース制御レジスタを
使用した動作例を示した図

【図１４】本実施例のシステム構成図

【図１５】従来例のシステム構成図

【符号の説明】

１ マイコン ２ データメモリ ３ アドレスカウンタ ４ 制御及びインターフェース回路 ５．１〜５．２,６．１〜６．２ レジスタ ７〜８,１３〜１４,１３．１〜１３．２ セレクタ ９ メモリ書き込み制御回路 １０,１０．１〜１０．２ 加算器 １１,１１．１〜１１．２ レジスタ １２,１２．１〜１２．２ 一致検出回路 １５ アドレススキップ制御回路 ２０．１〜２０．１０ 分割されたメモリ領域 ２．１ 第１の記録された領域 ２．２ 第２の記録された領域 ２０ メモリ領域のデータ構成

Claims (8)

【特許請求の範囲】
1. 【請求項１】データを記憶するデータメモリと、 前記データメモリの開始アドレスを記憶するレジスタＳ
   群と、 前記開始アドレスを記憶する複数の各レジスタに対応す
   る、前記データメモリの終了アドレスを記憶するレジス
   タＥ群と、 前記レジスタＳ群と前記レジスタＥ群へのデータの格納
   が可能な、インターフェース回路と、 前記レジスタＳ群と前記レジスタＥ群の一対の組に格納
   されている、開始アドレスから終了アドレスまで、前記
   データメモリからデータを読み出す手段とを備えた記録
   再生用メモリ。
2. 【請求項２】レジスタＳ群とレジスタＥ群の一対の組に
   格納されている、開始アドレスから終了アドレスまで、
   前記データメモリにデータを書き込む手段を有する請求
   項１記載の記録再生用メモリ。
3. 【請求項３】レジスタＳ群に格納されている開始アドレ
   スから、前記データメモリにデータを書き込む手段と、 外部からの書き込み終了信号により、前記データメモリ
   への書き込みを停止し、前記停止時の前記データメモリ
   へのアドレスを、前記レジスタＳ群の開始アドレスのレ
   ジスタに対応するレジスタＥ群のレジスタに格納する手
   段を有する請求項１記載の記録再生用メモリ。
4. 【請求項４】請求項２記載のメモリへの書き込み手段
   と、請求項３記載のメモリへの書き込み手段とを有する
   記録再生用メモリ。
5. 【請求項５】レジスタＥ群に格納されたレジスタのデー
   タを、読み出す手段を有する請求項３または請求項４記
   載の記録再生用メモリ。
6. 【請求項６】前記データメモリのアドレス空間を複数の
   メモリ領域に分割し、前記各メモリ領域毎にフラグデー
   タを設定し、前記データメモリを読み出し時に、前記フ
   ラグデータが真の時は、対応する前記メモリ領域をスキ
   ップして読み出す手段を有する請求項１〜請求項５のい
   ずれかに記載の記録再生用メモリ。
7. 【請求項７】前記データメモリ読み出し及び書き込み時
   のデータ語長の設定が可能なインターフェース回路と、 前記設定されたデータ語長での、前記データメモリの読
   み出し及び書き込み手段を有する請求項１〜請求項６の
   いずれかに記載の記録再生用メモリ。
8. 【請求項８】外部からの書き込みマスク信号が真の時
   は、データメモリへの書き込みを禁止するとともに、前
   記データメモリへのアドレスを維持する手段と、 前記書き込みマスク信号が偽の時は、順次データを書き
   込む手段とを有する請求項２〜請求項７のいずれかに記
   載の記録再生用メモリ。