JPH0660657A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0660657A JPH0660657A JP4207678A JP20767892A JPH0660657A JP H0660657 A JPH0660657 A JP H0660657A JP 4207678 A JP4207678 A JP 4207678A JP 20767892 A JP20767892 A JP 20767892A JP H0660657 A JPH0660657 A JP H0660657A
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- Dram (AREA)
Abstract
(57)【要約】
【目的】高速動作、設計の自由度が大という特徴を生か
したまま、チップサイズを小さくしコストの低減をはか
る。 【構成】データバスを書込み，読出し共用の一対（ＤＢ
１，ＤＢ２）とする。データ選択転送回路１を、読出し
側はそのままとし、書込み側を、トランジスタＴ５とデ
ィジット線ＤＬ２との間及びトランジスタＴ６とディジ
ット線ＤＬ１との間に、書込み制御信号Φｗによりオ
ン，オフするトランジスタＴ９，Ｔ１０を設けた構成と
する。
したまま、チップサイズを小さくしコストの低減をはか
る。 【構成】データバスを書込み，読出し共用の一対（ＤＢ
１，ＤＢ２）とする。データ選択転送回路１を、読出し
側はそのままとし、書込み側を、トランジスタＴ５とデ
ィジット線ＤＬ２との間及びトランジスタＴ６とディジ
ット線ＤＬ１との間に、書込み制御信号Φｗによりオ
ン，オフするトランジスタＴ９，Ｔ１０を設けた構成と
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にディジット線・データバス間のデータ選択及び転送
を高速に行う手段を備えた半導体記憶装置に関する。
特にディジット線・データバス間のデータ選択及び転送
を高速に行う手段を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置において、特に常にリフ
レッシュが必要なランダムアクセスメモリ（以下ＤＲＡ
Ｍという）においては、高集積化に伴う記憶容量の増大
と共に、各種機能も種々追加されて来ている。特に、主
として、１メガビットのＤＲＡＭより採用された相補型
の電界効果トランジスタ（ＣＭＯＳ）化と、列すなわ
ち、カラム側をスタティック動作として実現したスタテ
ィックカラムモード、ファーストページモードに伴っ
て、各ディジット線対毎に設けられた増幅回路（センス
増幅器）の型式や、列側アドレス選択情報により前記増
幅回路で増幅されたセルデータの選択を行なう選択，転
送回路の方式は種々の改善がなされて来た。
レッシュが必要なランダムアクセスメモリ（以下ＤＲＡ
Ｍという）においては、高集積化に伴う記憶容量の増大
と共に、各種機能も種々追加されて来ている。特に、主
として、１メガビットのＤＲＡＭより採用された相補型
の電界効果トランジスタ（ＣＭＯＳ）化と、列すなわ
ち、カラム側をスタティック動作として実現したスタテ
ィックカラムモード、ファーストページモードに伴っ
て、各ディジット線対毎に設けられた増幅回路（センス
増幅器）の型式や、列側アドレス選択情報により前記増
幅回路で増幅されたセルデータの選択を行なう選択，転
送回路の方式は種々の改善がなされて来た。
【０００３】従来の半導体記憶装置の第１の例を図３に
示す。
示す。
【０００４】この半導体記憶装置は、対をなす第１及び
第２のディジット線ＤＬ１，ＤＬ２と、ワード線ＷＬ
と、トランジスタＴｓ及び容量素子Ｃｓを備えこのワー
ド線ＷＬにより選択されて対をなす第１及び第２のディ
ジット線ＤＬ１，ＤＬ２に伝達されたデータを記憶し記
憶しているデータを第１及び第２のディジット線ＤＬ
１，ＤＬ２に伝達するメモリセルＭＣと、トランジスタ
Ｔ１〜Ｔ４を備え活性化制御信号Φｐ，Φｎに従って第
１及び第２のディジット線ＤＬ１，ＤＬ２間のデータを
増幅するセンス増幅器ＳＡと、データの入出力を行う対
をなす第１及び第２のデータバスＤＢ１，ＤＢ２と、ソ
ース，ドレインをディジット線ＤＬ１，ＤＬ２とデータ
バスＤＢ１，ＤＢ２とにそれぞれ対応して接続しゲート
に列選択信号Φｙを受けてオン，オフするトランジスタ
Ｔ１１，Ｔ１２を備え、ディジット線ＤＬ１，ＤＬ２・
列選択信号Φｙに従ってデータバスＤＢ１，ＤＢ間のデ
ータの選択及び転送を行うデータ選択転送回路１ａとを
有する構成となっている。
第２のディジット線ＤＬ１，ＤＬ２と、ワード線ＷＬ
と、トランジスタＴｓ及び容量素子Ｃｓを備えこのワー
ド線ＷＬにより選択されて対をなす第１及び第２のディ
ジット線ＤＬ１，ＤＬ２に伝達されたデータを記憶し記
憶しているデータを第１及び第２のディジット線ＤＬ
１，ＤＬ２に伝達するメモリセルＭＣと、トランジスタ
Ｔ１〜Ｔ４を備え活性化制御信号Φｐ，Φｎに従って第
１及び第２のディジット線ＤＬ１，ＤＬ２間のデータを
増幅するセンス増幅器ＳＡと、データの入出力を行う対
をなす第１及び第２のデータバスＤＢ１，ＤＢ２と、ソ
ース，ドレインをディジット線ＤＬ１，ＤＬ２とデータ
バスＤＢ１，ＤＢ２とにそれぞれ対応して接続しゲート
に列選択信号Φｙを受けてオン，オフするトランジスタ
Ｔ１１，Ｔ１２を備え、ディジット線ＤＬ１，ＤＬ２・
列選択信号Φｙに従ってデータバスＤＢ１，ＤＢ間のデ
ータの選択及び転送を行うデータ選択転送回路１ａとを
有する構成となっている。
【０００５】この半導体記憶装置は、トランジスタＴ１
１，Ｔ１２を介して、ディジット線ＤＬ１，ＤＬ２とデ
ータバスＤＢ１，ＤＢ２との間で直接電荷のやり取りが
行なわれるので、データ転送速度が遅い上、マルチセレ
クト対策、センス増幅器ＳＡ・ディジット線ＤＬ１，Ｄ
Ｌ２間にトランスファゲートを設けた場合の、トランス
ファゲート接続タイミングと列選択信号Φｙの活性化タ
イミングの調整、ディジット線ＤＬ，ＤＬ２間の増幅度
合いと列選択信号Φｙ活性化タイミングの調整や、書込
み時のトランスファスイッチトランジスタの能力と読出
し時のデータバスＤＢ１，ＤＢ・ディジット線ＤＬ１，
ＤＬ２間の電荷のやり取りによるデータ破壊を防ぐため
のトランスファスイッチトランジスタの能力とのトレー
ドオフ等々の種々問題がある。
１，Ｔ１２を介して、ディジット線ＤＬ１，ＤＬ２とデ
ータバスＤＢ１，ＤＢ２との間で直接電荷のやり取りが
行なわれるので、データ転送速度が遅い上、マルチセレ
クト対策、センス増幅器ＳＡ・ディジット線ＤＬ１，Ｄ
Ｌ２間にトランスファゲートを設けた場合の、トランス
ファゲート接続タイミングと列選択信号Φｙの活性化タ
イミングの調整、ディジット線ＤＬ，ＤＬ２間の増幅度
合いと列選択信号Φｙ活性化タイミングの調整や、書込
み時のトランスファスイッチトランジスタの能力と読出
し時のデータバスＤＢ１，ＤＢ・ディジット線ＤＬ１，
ＤＬ２間の電荷のやり取りによるデータ破壊を防ぐため
のトランスファスイッチトランジスタの能力とのトレー
ドオフ等々の種々問題がある。
【０００６】これらの問題点を解決した従来の半導体記
憶装置の第２の例を図４に示す。
憶装置の第２の例を図４に示す。
【０００７】この第２の例が第１の例と相違する点は、
データバスを、読出し専用のリードデータバスＲＤＢ
１，ＲＤＢ２と書込み専用のライトデータバスＷＤＢ
１，ＷＤＢ２とに分割し、データ選択転送回路を、ソー
ス，ドレインの一方をリードデータバスＲＤＢ１，ＲＤ
Ｂ２にそれぞれ対応して接続しゲートに共に列選択信号
Φｙを受けてオン，オフするトランジスタＴ５，Ｔ６と
ソースを基準電位点に接続しゲートをディジット線ＤＬ
１に接続しドレインをトランジスタＴ５のソース，ドレ
インの他方に接続するトランジスタＴ７と、ソースを基
準電位点に接続しゲートをディジット線ＤＬ２に接続し
ドレインをトランジスタＴ６のソース，ドレインの他方
に接続するトランジスタＴ８、ソース，ドレインの一方
をディジット線ＤＬ１，ＤＬ２にそれぞれ対応して接続
しゲートに列選択信号Φｙを受けてオン，オフするトラ
ンジスタＴ１１，Ｔ１２と、ソース，ドレインの一方を
トランジスタＴ１１，Ｔ１２のソース，ドレインの他方
にそれぞれ対応して接続しソース，ドレインの他方をラ
イトデータバスＷＤＢ１，ＷＤＢ２にそれぞれ対応して
接続しゲートに書込み制御信号Φｗを受けてオン，オフ
するトランジスタＴ１３，Ｔ１４とを備えた構成とした
点にある。
データバスを、読出し専用のリードデータバスＲＤＢ
１，ＲＤＢ２と書込み専用のライトデータバスＷＤＢ
１，ＷＤＢ２とに分割し、データ選択転送回路を、ソー
ス，ドレインの一方をリードデータバスＲＤＢ１，ＲＤ
Ｂ２にそれぞれ対応して接続しゲートに共に列選択信号
Φｙを受けてオン，オフするトランジスタＴ５，Ｔ６と
ソースを基準電位点に接続しゲートをディジット線ＤＬ
１に接続しドレインをトランジスタＴ５のソース，ドレ
インの他方に接続するトランジスタＴ７と、ソースを基
準電位点に接続しゲートをディジット線ＤＬ２に接続し
ドレインをトランジスタＴ６のソース，ドレインの他方
に接続するトランジスタＴ８、ソース，ドレインの一方
をディジット線ＤＬ１，ＤＬ２にそれぞれ対応して接続
しゲートに列選択信号Φｙを受けてオン，オフするトラ
ンジスタＴ１１，Ｔ１２と、ソース，ドレインの一方を
トランジスタＴ１１，Ｔ１２のソース，ドレインの他方
にそれぞれ対応して接続しソース，ドレインの他方をラ
イトデータバスＷＤＢ１，ＷＤＢ２にそれぞれ対応して
接続しゲートに書込み制御信号Φｗを受けてオン，オフ
するトランジスタＴ１３，Ｔ１４とを備えた構成とした
点にある。
【０００８】次にこの半導体記憶装置の動作について説
明する。図５はこの半導体記憶装置の動作を説明するた
めの各部信号の波形図である。
明する。図５はこの半導体記憶装置の動作を説明するた
めの各部信号の波形図である。
【０００９】時刻ｔ０において、外部からのロウアドレ
スストローブ信号ＲＡＳが活性化レベルになると、これ
をうけて行アドレス信号により指定されたワード線ＷＬ
が選択レベルとなる。これにより時刻ｔ１においてワー
ド線ＷＬと接続するメモリセルＭＣのトランジスタＴｓ
がオンとなりディジット線ＤＬ１にセルデータが伝達さ
れる。このメモリセルＭＣの容量素子Ｃｓに蓄積された
電荷Ｑｓ＝ＣｓＶｓとディジット線電荷Ｑｄ＝ＣｄＶｄ
との容量分割による微小差電位を、時刻ｔ２に活性化す
る活性化信号Φｐ，Φｎに従ってセンス増幅器ＳＡによ
り、増幅する。時刻ｔ２までに、外部からのカラムアド
レストローブ信号ＣＡＳは活性化され、これに同期して
列アドレス信号が取り込まれる。次に、時刻ｔ３におい
て、列アドレス信号によって列選択信号Φｙを活性化す
ると、トランジスタＴ５，Ｔ６，Ｔ１１，Ｔ１２がオン
状態となる。この時点で時刻ｔ２において増幅を開始し
たセンス増幅器ＳＡと接続するディジット線ＤＬ１，Ｄ
Ｌ２のレベルは十分な差電位となりＤＬ１は高レベル
（又は低レベル）ＤＬ２は低レベル（又は高レベル）と
なる。従ってトランジスタＴ７はオン（又はオフ）状
態、トランジスタＴ８はオフ（又はオン）状態を維持す
る。すなわち、時刻ｔ３においてトランジスタＴ５，Ｔ
６が共にオン状態となっても、トランジスタＴ５，Ｔ７
が接続された側のソードデータバスＲＤＢ１は低レベル
に引き下げられるが、もう一方のトランジスタＴ６，Ｔ
８が接続された側のリードデータバスＲＤＢ２は高レベ
ルを維持し、このリードデータバスＲＤＢ１，ＲＤＢ２
によりデータが伝達される。
スストローブ信号ＲＡＳが活性化レベルになると、これ
をうけて行アドレス信号により指定されたワード線ＷＬ
が選択レベルとなる。これにより時刻ｔ１においてワー
ド線ＷＬと接続するメモリセルＭＣのトランジスタＴｓ
がオンとなりディジット線ＤＬ１にセルデータが伝達さ
れる。このメモリセルＭＣの容量素子Ｃｓに蓄積された
電荷Ｑｓ＝ＣｓＶｓとディジット線電荷Ｑｄ＝ＣｄＶｄ
との容量分割による微小差電位を、時刻ｔ２に活性化す
る活性化信号Φｐ，Φｎに従ってセンス増幅器ＳＡによ
り、増幅する。時刻ｔ２までに、外部からのカラムアド
レストローブ信号ＣＡＳは活性化され、これに同期して
列アドレス信号が取り込まれる。次に、時刻ｔ３におい
て、列アドレス信号によって列選択信号Φｙを活性化す
ると、トランジスタＴ５，Ｔ６，Ｔ１１，Ｔ１２がオン
状態となる。この時点で時刻ｔ２において増幅を開始し
たセンス増幅器ＳＡと接続するディジット線ＤＬ１，Ｄ
Ｌ２のレベルは十分な差電位となりＤＬ１は高レベル
（又は低レベル）ＤＬ２は低レベル（又は高レベル）と
なる。従ってトランジスタＴ７はオン（又はオフ）状
態、トランジスタＴ８はオフ（又はオン）状態を維持す
る。すなわち、時刻ｔ３においてトランジスタＴ５，Ｔ
６が共にオン状態となっても、トランジスタＴ５，Ｔ７
が接続された側のソードデータバスＲＤＢ１は低レベル
に引き下げられるが、もう一方のトランジスタＴ６，Ｔ
８が接続された側のリードデータバスＲＤＢ２は高レベ
ルを維持し、このリードデータバスＲＤＢ１，ＲＤＢ２
によりデータが伝達される。
【００１０】さらに、時刻ｔ４において、外部から伝達
される書込みデータがライトデータバスＷＤＢ１，ＷＤ
Ｂ２に伝達され、時刻ｔ５において書込み制御信号Φｗ
が活性化するとトランジスタＴ１３，Ｔ１４はオンとな
り、既に時刻ｔ３において活性化されている列選択信号
ΦｙによりオンとなっているトランジスタＴ１１，Ｔ１
２と共に、ライトデータバスＷＤＢ１，ＷＤＢ２のデー
タをディジット線ＤＬ１，ＤＬ２に伝達する。ＤＬ１，
ＤＬ２に逆データの書込みが完了する時刻であり、時刻
ｔ７は読出し書込み動作が完了し、内部状態がすべて、
非活性化したスタンバイ状態にもどる時刻を表わしてい
る。
される書込みデータがライトデータバスＷＤＢ１，ＷＤ
Ｂ２に伝達され、時刻ｔ５において書込み制御信号Φｗ
が活性化するとトランジスタＴ１３，Ｔ１４はオンとな
り、既に時刻ｔ３において活性化されている列選択信号
ΦｙによりオンとなっているトランジスタＴ１１，Ｔ１
２と共に、ライトデータバスＷＤＢ１，ＷＤＢ２のデー
タをディジット線ＤＬ１，ＤＬ２に伝達する。ＤＬ１，
ＤＬ２に逆データの書込みが完了する時刻であり、時刻
ｔ７は読出し書込み動作が完了し、内部状態がすべて、
非活性化したスタンバイ状態にもどる時刻を表わしてい
る。
【００１１】
【発明が解決しようとする課題】この従来の半導体記憶
装置の第２の例のデータ選択転送回路１ｂは、トランス
ファスイッチ型の第１の例に比べ、高速動作が可能で、
かつ、前述した様に設計上の自由度も大きいというすぐ
れた特性をもっているが、読出し側がゲートにデータを
受けるタイプとなっているため、書込み用に別に書込み
専用データバスとスイッチ回路と設けなければならず、
第１の例の２倍のデータバスと、４倍の数のトランジス
タを必要とし、素子領域チップサイズが大きくなりコス
トの増大を招くという欠点があった。
装置の第２の例のデータ選択転送回路１ｂは、トランス
ファスイッチ型の第１の例に比べ、高速動作が可能で、
かつ、前述した様に設計上の自由度も大きいというすぐ
れた特性をもっているが、読出し側がゲートにデータを
受けるタイプとなっているため、書込み用に別に書込み
専用データバスとスイッチ回路と設けなければならず、
第１の例の２倍のデータバスと、４倍の数のトランジス
タを必要とし、素子領域チップサイズが大きくなりコス
トの増大を招くという欠点があった。
【００１２】本発明の目的は、高速動作で設計の自由度
が大きく、かつチップサイズを小さくしてコストの低減
をはかることができる半導体記憶装置を提供することに
ある。
が大きく、かつチップサイズを小さくしてコストの低減
をはかることができる半導体記憶装置を提供することに
ある。
【００１３】
【課題を解決するための手段】本発明は半導体記憶装置
は、対をなす第１及び第２のディジット線と、ワード線
と、このワード線により選択されて前記第１及び第２の
ディジット線に伝達されたデータを記憶し記憶している
データを前記第１及び第２のディジット線に伝達するメ
モリセルと、活性化制御信号に従って前記第１及び第２
のディジット線間のデータを増幅するセンス増幅器と、
データの入出力を行う対をなす第１及び第２のデータバ
スと、ソース，ドレインの一方を前記第１及び第２のデ
ータバスにそれぞれ対応して接続しゲートに共に列選択
信号を受けてオン，オフする第１及び第２のトランジス
タ、ソースを基準電位点に接続しゲートを前記第１のデ
ィジット線に接続しドレインを前記第１のトランジスタ
のソース，ドレインの他方に接続する第３のトランジス
タ、ソースを前記基準電位点に接続しゲートを前記第２
のディジット線に接続しドレインを前記第２のトランジ
スタのソース，ドレインの他方に接続する第４のトラン
ジスタ、ソース，ドレインの一方を前記第１のトランジ
スタのソース，ドレインの他方に接続しソース，ドレイ
ンの他方を前記第２のディジット線に接続しゲートに書
込み制御信号を受けてオン，オフする第５のトランジス
タ、並びにソース，ドレインの一方を前記第２のトラン
ジスタのソース，ドレインの他方に接続しソース，ドレ
インの他方を前記第１のディジット線に接続しゲートに
前記書込み制御信号を受けてオン，オフする第６のトラ
ンジスタを備えたデータ選択転送回路とを有している。
は、対をなす第１及び第２のディジット線と、ワード線
と、このワード線により選択されて前記第１及び第２の
ディジット線に伝達されたデータを記憶し記憶している
データを前記第１及び第２のディジット線に伝達するメ
モリセルと、活性化制御信号に従って前記第１及び第２
のディジット線間のデータを増幅するセンス増幅器と、
データの入出力を行う対をなす第１及び第２のデータバ
スと、ソース，ドレインの一方を前記第１及び第２のデ
ータバスにそれぞれ対応して接続しゲートに共に列選択
信号を受けてオン，オフする第１及び第２のトランジス
タ、ソースを基準電位点に接続しゲートを前記第１のデ
ィジット線に接続しドレインを前記第１のトランジスタ
のソース，ドレインの他方に接続する第３のトランジス
タ、ソースを前記基準電位点に接続しゲートを前記第２
のディジット線に接続しドレインを前記第２のトランジ
スタのソース，ドレインの他方に接続する第４のトラン
ジスタ、ソース，ドレインの一方を前記第１のトランジ
スタのソース，ドレインの他方に接続しソース，ドレイ
ンの他方を前記第２のディジット線に接続しゲートに書
込み制御信号を受けてオン，オフする第５のトランジス
タ、並びにソース，ドレインの一方を前記第２のトラン
ジスタのソース，ドレインの他方に接続しソース，ドレ
インの他方を前記第１のディジット線に接続しゲートに
前記書込み制御信号を受けてオン，オフする第６のトラ
ンジスタを備えたデータ選択転送回路とを有している。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】図１は本発明の一実施例を示す回路図であ
る。
る。
【００１６】この実施例が図４に示された従来の半導体
記憶装置と相違する点は、リードデータバスＲＤＢ１，
ＲＤＢ２及びライトデータバスＷＤＢ１，ＷＤＢ２を一
対のデータバスＤＢ１，ＤＢ２に統合し、データ選択転
送回路１を、ソース，ドレインの一方を（第１及び第２
の）データバスＤＢ１，ＤＢ２にそれぞれ対応して接続
しゲートに共に列選択信号Φｙを受けてオン，オフする
（第１及び第２の）トランジスタＴ５，Ｔ６と、ソース
を基準電位点に接続しゲートをディジット線ＤＬ１に接
続しドレインをトランジスタＴ５のソース，ドレインの
他方に接続する（第３の）トランジスタＴ７と、ソース
を基準電位点に接続してゲートをディジット線ＤＬ２に
接続しドレインをトランジスタＴ６のソース，ドレイン
の他方に接続する（第４の）トランジスタＴ８と、ソー
ス，ドレインの一方をトランジスタＴ５のソース，ドレ
インの他方に接続しソース，ドレインの他方をディジッ
トＤＬ２に接続しゲートに書込み制御信号Φｗを受けて
オン，オフする（第５の）トランジスタＴ９と、ソー
ス，ドレインの一方をトランジスタＴ６のソース，ドレ
インの他方に接続しソース，ドレインの他方をディジッ
ト線ＤＬ１に接続しゲートに書込み制御信号Φｗを受け
てオン，オフする（第６の）トランジスタＴ１０とを備
えた構成とした点にある。
記憶装置と相違する点は、リードデータバスＲＤＢ１，
ＲＤＢ２及びライトデータバスＷＤＢ１，ＷＤＢ２を一
対のデータバスＤＢ１，ＤＢ２に統合し、データ選択転
送回路１を、ソース，ドレインの一方を（第１及び第２
の）データバスＤＢ１，ＤＢ２にそれぞれ対応して接続
しゲートに共に列選択信号Φｙを受けてオン，オフする
（第１及び第２の）トランジスタＴ５，Ｔ６と、ソース
を基準電位点に接続しゲートをディジット線ＤＬ１に接
続しドレインをトランジスタＴ５のソース，ドレインの
他方に接続する（第３の）トランジスタＴ７と、ソース
を基準電位点に接続してゲートをディジット線ＤＬ２に
接続しドレインをトランジスタＴ６のソース，ドレイン
の他方に接続する（第４の）トランジスタＴ８と、ソー
ス，ドレインの一方をトランジスタＴ５のソース，ドレ
インの他方に接続しソース，ドレインの他方をディジッ
トＤＬ２に接続しゲートに書込み制御信号Φｗを受けて
オン，オフする（第５の）トランジスタＴ９と、ソー
ス，ドレインの一方をトランジスタＴ６のソース，ドレ
インの他方に接続しソース，ドレインの他方をディジッ
ト線ＤＬ１に接続しゲートに書込み制御信号Φｗを受け
てオン，オフする（第６の）トランジスタＴ１０とを備
えた構成とした点にある。
【００１７】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための各部信号の波
形図である。
図２はこの実施例の動作を説明するための各部信号の波
形図である。
【００１８】データの読出し動作については、図４，図
５に示され従来の第２の例と同一であるのでその説明は
省略する（図２の時刻ｔ４の手前まで）。
５に示され従来の第２の例と同一であるのでその説明は
省略する（図２の時刻ｔ４の手前まで）。
【００１９】時刻ｔ４において、書込みデータがデータ
バスＤＢ１，ＤＢ２に伝達され、読出しと逆のデータが
伝達されると仮定すると、時刻ｔ５において書込み制御
信号Φｗが活性化する時点でトランジスタＴ９，Ｔ１０
がオン状態となり、トランジスタＴ５，Ｔ６，Ｔ９，Ｔ
１０を介してデータバスＤＢ１のデータがディジット線
ＤＬ２に、データバスＤＢ２のデータがディジット線Ｄ
Ｌ１に伝達可能となる。そして時刻ｔ６でデータバスＤ
Ｂ１，ＤＢ２のデータがディジット線ＤＬ１，ＤＬ２に
伝達される。次に時刻ｔ７においては、スタンバイ状態
に戻り、読出し書込み動作が完了する。
バスＤＢ１，ＤＢ２に伝達され、読出しと逆のデータが
伝達されると仮定すると、時刻ｔ５において書込み制御
信号Φｗが活性化する時点でトランジスタＴ９，Ｔ１０
がオン状態となり、トランジスタＴ５，Ｔ６，Ｔ９，Ｔ
１０を介してデータバスＤＢ１のデータがディジット線
ＤＬ２に、データバスＤＢ２のデータがディジット線Ｄ
Ｌ１に伝達可能となる。そして時刻ｔ６でデータバスＤ
Ｂ１，ＤＢ２のデータがディジット線ＤＬ１，ＤＬ２に
伝達される。次に時刻ｔ７においては、スタンバイ状態
に戻り、読出し書込み動作が完了する。
【００２０】この実施例においては、従来の第２の例に
おける高速動作及び設計の自由度が大きいという特徴を
生かしたまま、この第２の例に対して、データバスの本
数を１／２に、トランジスタの数を３／４にそれぞれ低
減している。
おける高速動作及び設計の自由度が大きいという特徴を
生かしたまま、この第２の例に対して、データバスの本
数を１／２に、トランジスタの数を３／４にそれぞれ低
減している。
【００２１】
【発明の効果】以上説明したように本発明は、データバ
スを書込み，読出し共用とし、データ選択転送回路を、
読出し側は従来の第２の例と同じで書込み側が、読出し
側の第１のトランジスタと第２のディジット線との間及
び第２のトランジスタと第１のディジット線との間に、
書込み制御信号によりオン，オフする第５及び第６のト
ランジスタを接続した構成とすることにより、上述の従
来の第２の例の高速動作及び設計の自由度が大きいとい
う特徴が生かしたまま、この第２の例に対し、データバ
ス数を１／２にトランジスタ数を３／４に低減すること
ができ、従ってチップサイズを小さくすることができ、
コストの低減をはかることができる効果がある。
スを書込み，読出し共用とし、データ選択転送回路を、
読出し側は従来の第２の例と同じで書込み側が、読出し
側の第１のトランジスタと第２のディジット線との間及
び第２のトランジスタと第１のディジット線との間に、
書込み制御信号によりオン，オフする第５及び第６のト
ランジスタを接続した構成とすることにより、上述の従
来の第２の例の高速動作及び設計の自由度が大きいとい
う特徴が生かしたまま、この第２の例に対し、データバ
ス数を１／２にトランジスタ数を３／４に低減すること
ができ、従ってチップサイズを小さくすることができ、
コストの低減をはかることができる効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図３】従来の半導体記憶装置の第１の例の回路図であ
る。
る。
【図４】従来の半導体記憶装置の第２の例の回路図であ
る。
る。
【図５】図４に示された半導体記憶装置の動作を説明す
るための各部信号の波形図である。
るための各部信号の波形図である。
１，１ａ，１ｂ データ選択転送回路 ＤＢ１，ＤＢ２ データバス ＤＬ１，ＤＬ２ ディジット線 ＭＣ メモリセル ＲＤＢ１，ＲＤＢ２ リードデータバス ＳＡ センス増幅器 Ｔ１〜Ｔ１４ トランジスタ ＷＤＢ１，ＷＤＢ２ ライトデータバス ＷＬ ワード線
Claims (1)
- 【請求項１】 対をなす第１及び第２のディジット線
と、ワード線と、このワード線により選択されて前記第
１及び第２のディジット線に伝達されたデータを記憶し
記憶しているデータを前記第１及び第２のディジット線
に伝達するメモリセルと、活性化制御信号に従って前記
第１及び第２のディジット線間のデータを増幅するセン
ス増幅器と、データの入出力を行う対をなす第１及び第
２のデータバスと、ソース，ドレインの一方を前記第１
及び第２のデータバスにそれぞれ対応して接続しゲート
に共に列選択信号を受けてオン，オフする第１及び第２
のトランジスタ、ソースを基準電位点に接続しゲートを
前記第１のディジット線に接続しドレインを前記第１の
トランジスタのソース，ドレインの他方に接続する第３
のトランジスタ、ソースを前記基準電位点に接続しゲー
トを前記第２のディジット線に接続しドレインを前記第
２のトランジスタのソース，ドレインの他方に接続する
第４のトランジスタ、ソース，ドレインの一方を前記第
１のトランジスタのソース，ドレインの他方に接続しソ
ース，ドレインの他方を前記第２のディジット線に接続
しゲートに書込み制御信号を受けてオン，オフする第５
のトランジスタ、並びにソース，ドレインの一方を前記
第２のトランジスタのソース，ドレインの他方に接続し
ソース，ドレインの他方を前記第１のディジット線に接
続しゲートに前記書込み制御信号を受けてオン，オフす
る第６のトランジスタを備えたデータ選択転送回路とを
有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4207678A JPH0660657A (ja) | 1992-08-04 | 1992-08-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4207678A JPH0660657A (ja) | 1992-08-04 | 1992-08-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0660657A true JPH0660657A (ja) | 1994-03-04 |
Family
ID=16543763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4207678A Pending JPH0660657A (ja) | 1992-08-04 | 1992-08-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0660657A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004095017A (ja) * | 2002-08-30 | 2004-03-25 | Fujitsu Ltd | センスアンプ |
| US7064993B2 (en) | 2003-03-18 | 2006-06-20 | Renesas Technology Corp. | Semiconductor memory device with common I/O type circuit configuration achieving write before sense operation |
-
1992
- 1992-08-04 JP JP4207678A patent/JPH0660657A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004095017A (ja) * | 2002-08-30 | 2004-03-25 | Fujitsu Ltd | センスアンプ |
| US7064993B2 (en) | 2003-03-18 | 2006-06-20 | Renesas Technology Corp. | Semiconductor memory device with common I/O type circuit configuration achieving write before sense operation |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990518 |