JPH0661227A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0661227A JPH0661227A JP21149292A JP21149292A JPH0661227A JP H0661227 A JPH0661227 A JP H0661227A JP 21149292 A JP21149292 A JP 21149292A JP 21149292 A JP21149292 A JP 21149292A JP H0661227 A JPH0661227 A JP H0661227A
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- layer
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Abstract
(57)【要約】
【目的】ともに金属ポリサイド膜からなる下部導電体層
及び上部導電体層と、これらの接続部とを有する半導体
装置の製造方法に関し、金属ポリサイドからなる導電体
層間の接触抵抗の変動を低減することが可能な半導体装
置の製造方法の提供を目的とする。 【構成】基体上の第１のシリコン膜13ａ／第１の金属シ
リサイド膜13ｂの２層の導電体膜からなる下部導電体層
１３を被覆して層間絶縁膜１５及び上部導電体層の第２
のシリコン膜17ａを形成する工程と、下部導電体層１３
上の第２のシリコン膜17ａ及び層間絶縁膜１５に選択的
に開口部15ａを形成し、下部導電体層１３の第１の金属
シリサイド膜13ｂを表出する工程と、開口部15ａを被覆
するとともに第２のシリコン膜17ａ上に上部導電体層の
第２の金属シリサイド膜17ｂを形成する工程と、第２の
金属シリサイド膜17ｂ及び第２のシリコン膜17ａをパタ
ーニングして上部導電体層１７を形成する工程とを含み
構成する。
及び上部導電体層と、これらの接続部とを有する半導体
装置の製造方法に関し、金属ポリサイドからなる導電体
層間の接触抵抗の変動を低減することが可能な半導体装
置の製造方法の提供を目的とする。 【構成】基体上の第１のシリコン膜13ａ／第１の金属シ
リサイド膜13ｂの２層の導電体膜からなる下部導電体層
１３を被覆して層間絶縁膜１５及び上部導電体層の第２
のシリコン膜17ａを形成する工程と、下部導電体層１３
上の第２のシリコン膜17ａ及び層間絶縁膜１５に選択的
に開口部15ａを形成し、下部導電体層１３の第１の金属
シリサイド膜13ｂを表出する工程と、開口部15ａを被覆
するとともに第２のシリコン膜17ａ上に上部導電体層の
第２の金属シリサイド膜17ｂを形成する工程と、第２の
金属シリサイド膜17ｂ及び第２のシリコン膜17ａをパタ
ーニングして上部導電体層１７を形成する工程とを含み
構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、更に詳しく言えば、ともに金属ポリサイド膜から
なる下部導電体層及び上部導電体層と、これらの接続部
とを有する半導体装置の製造方法に関する。
関し、更に詳しく言えば、ともに金属ポリサイド膜から
なる下部導電体層及び上部導電体層と、これらの接続部
とを有する半導体装置の製造方法に関する。
【０００２】近年、半導体集積回路装置の高集積度化及
び高速化に伴い、配線層が多層化されるとともに、配線
抵抗や配線層間等の接触抵抗の低減が要望されている。
び高速化に伴い、配線層が多層化されるとともに、配線
抵抗や配線層間等の接触抵抗の低減が要望されている。
【０００３】
【従来の技術】図５（ａ）〜（ｄ），図６（ｅ）〜
（ｇ）は、ともに金属ポリサイド膜からなるゲート電極
及び配線層と、これらの接続部とを有する、従来例の半
導体装置、例えばＤＲＡＭ等の製造方法について説明す
る断面図である。
（ｇ）は、ともに金属ポリサイド膜からなるゲート電極
及び配線層と、これらの接続部とを有する、従来例の半
導体装置、例えばＤＲＡＭ等の製造方法について説明す
る断面図である。
【０００４】まず、シリコン基板１上にゲート絶縁膜と
なる絶縁膜２を形成した後、ポリシリコン膜（以下、Ｐ
−Ｓｉ膜と称す。）又はアモルファスシリコン膜（以
下、ａ−Ｓｉ膜と称す。）３ａ／タングステンシリサイ
ド膜（ＷＳｉ膜）３ｂで構成される金属ポリサイド膜か
らなるゲート電極３を形成する。続いて、ゲート電極３
の両側のシリコン基板１にＳ／Ｄ領域層４ａ，４ｂを形
成する（図５（ａ））。
なる絶縁膜２を形成した後、ポリシリコン膜（以下、Ｐ
−Ｓｉ膜と称す。）又はアモルファスシリコン膜（以
下、ａ−Ｓｉ膜と称す。）３ａ／タングステンシリサイ
ド膜（ＷＳｉ膜）３ｂで構成される金属ポリサイド膜か
らなるゲート電極３を形成する。続いて、ゲート電極３
の両側のシリコン基板１にＳ／Ｄ領域層４ａ，４ｂを形
成する（図５（ａ））。
【０００５】次いで、ゲート電極３を被覆して第１の層
間絶縁膜５を形成する（図５（ｂ））。次に、レジスト
パターン６をマスクとしてゲート電極３上の第１の層間
絶縁膜５をエッチング・除去して、ビアホール５ａを形
成する（図５（ｃ））。
間絶縁膜５を形成する（図５（ｂ））。次に、レジスト
パターン６をマスクとしてゲート電極３上の第１の層間
絶縁膜５をエッチング・除去して、ビアホール５ａを形
成する（図５（ｃ））。
【０００６】次いで、ビアホール５ａを被覆してＰ−Ｓ
ｉ膜又はａ−Ｓｉ膜７ａ／ＷＳｉ膜７ｂを順次形成した
（図５（ｄ））後、抵抗を下げるため、イオン注入によ
りＰ−Ｓｉ膜又はａ−Ｓｉ膜７ａに導電型不純物を導入
する。続いて、レジストパターン８をマスクとしてＷＳ
ｉ膜７ｂ／Ｐ−Ｓｉ膜又はａ−Ｓｉ膜７ａを順次エッチ
ング・除去して、Ｐ−Ｓｉ膜又はａ−Ｓｉ膜からなる下
部導電体膜７ｃ／ＷＳｉ膜からなる上部導電体膜７ｄで
構成される金属ポリサイド膜からなる配線層７を形成す
る（図６（ｅ））。
ｉ膜又はａ−Ｓｉ膜７ａ／ＷＳｉ膜７ｂを順次形成した
（図５（ｄ））後、抵抗を下げるため、イオン注入によ
りＰ−Ｓｉ膜又はａ−Ｓｉ膜７ａに導電型不純物を導入
する。続いて、レジストパターン８をマスクとしてＷＳ
ｉ膜７ｂ／Ｐ−Ｓｉ膜又はａ−Ｓｉ膜７ａを順次エッチ
ング・除去して、Ｐ−Ｓｉ膜又はａ−Ｓｉ膜からなる下
部導電体膜７ｃ／ＷＳｉ膜からなる上部導電体膜７ｄで
構成される金属ポリサイド膜からなる配線層７を形成す
る（図６（ｅ））。
【０００７】その後、ＣＶＤ法により配線層７を被覆し
て第２の層間絶縁膜１０を形成した（図６（ｅ））後、
加熱して第２の層間絶縁膜１０を溶融・流動させ、表面
を平坦化する（図６（ｆ））。
て第２の層間絶縁膜１０を形成した（図６（ｅ））後、
加熱して第２の層間絶縁膜１０を溶融・流動させ、表面
を平坦化する（図６（ｆ））。
【０００８】その後、配線層７と接続して不図示の上部
のＡｌ配線層やキャパシタを形成すると、ＤＲＡＭ等の
半導体装置が完了する。
のＡｌ配線層やキャパシタを形成すると、ＤＲＡＭ等の
半導体装置が完了する。
【０００９】
【発明が解決しようとする課題】ところで、作成された
半導体装置においては、配線層の抵抗がばらつき、かつ
その抵抗値が大きくなるため、信号の伝達に支障を招
き、その結果、配線層により接続されているトランジス
タ等が正常な動作を行わなくなる場合があり、問題とな
っている。
半導体装置においては、配線層の抵抗がばらつき、かつ
その抵抗値が大きくなるため、信号の伝達に支障を招
き、その結果、配線層により接続されているトランジス
タ等が正常な動作を行わなくなる場合があり、問題とな
っている。
【００１０】調査によれば、このような配線層の抵抗値
の変動は、第２の層間絶縁膜１０を溶融・流動させる際
の加熱により、ゲート電極３及び配線層７の接続部９に
おける接触抵抗が変動することに起因していると考えら
れるが、詳細な原因は明確に分かっていない。
の変動は、第２の層間絶縁膜１０を溶融・流動させる際
の加熱により、ゲート電極３及び配線層７の接続部９に
おける接触抵抗が変動することに起因していると考えら
れるが、詳細な原因は明確に分かっていない。
【００１１】本発明はかかる従来例の問題点に鑑み創作
されたものであり、金属ポリサイドからなる導電体層間
の接触抵抗の変動を低減することが可能な半導体装置の
製造方法の提供を目的とする。
されたものであり、金属ポリサイドからなる導電体層間
の接触抵抗の変動を低減することが可能な半導体装置の
製造方法の提供を目的とする。
【００１２】
【課題を解決するための手段】上記課題は、第１に、基
体上に第１のシリコン膜／第１の金属シリサイド膜の２
層の導電体膜からなる下部導電体層を選択的に形成する
工程と、前記下部導電体層を被覆して層間絶縁膜及び第
２のシリコン膜を形成する工程と、前記下部導電体層上
における第２のシリコン膜及び層間絶縁膜に選択的に開
口部を形成し、前記下部導電体層の第１の金属シリサイ
ド膜を表出する工程と、前記第２のシリコン膜上に前記
開口部を被覆する第２の金属シリサイド膜を形成する工
程と、前記第２の金属シリサイド膜及び第２のシリコン
膜をパターニングして上部導電体層を形成する工程とを
有する半導体装置の製造方法によって達成され、第２
に、シリコン基板上の絶縁層の上に第１のシリコン膜／
第１の金属シリサイド膜の２層の導電体膜からなる下部
導電体層を選択的に形成する工程と、前記絶縁層上に前
記下部導電体層を被覆する層間絶縁膜を形成する工程
と、前記層間絶縁膜及び絶縁層に選択的に第１の開口部
を形成し、前記シリコン基板を表出する工程と、前記層
間絶縁膜上に前記第１の開口部を被覆する第２のシリコ
ン膜を形成する工程と、前記下部導電体層上の第２のシ
リコン膜及び層間絶縁膜に選択的に第２の開口部を形成
し、第１の金属シリサイド膜を表出する工程と、前記第
２のシリコン膜上に前記第２の開口部を被覆する第２の
金属シリサイド膜を形成する工程と、前記第２の金属シ
リサイド膜及び第２のシリコン膜をパターニングして前
記第１の開口部と接続する第１の上部導電体層及び前記
第２の開口部と接続する第２の上部導電体層を形成する
工程とを有する半導体装置の製造方法によって達成され
る。
体上に第１のシリコン膜／第１の金属シリサイド膜の２
層の導電体膜からなる下部導電体層を選択的に形成する
工程と、前記下部導電体層を被覆して層間絶縁膜及び第
２のシリコン膜を形成する工程と、前記下部導電体層上
における第２のシリコン膜及び層間絶縁膜に選択的に開
口部を形成し、前記下部導電体層の第１の金属シリサイ
ド膜を表出する工程と、前記第２のシリコン膜上に前記
開口部を被覆する第２の金属シリサイド膜を形成する工
程と、前記第２の金属シリサイド膜及び第２のシリコン
膜をパターニングして上部導電体層を形成する工程とを
有する半導体装置の製造方法によって達成され、第２
に、シリコン基板上の絶縁層の上に第１のシリコン膜／
第１の金属シリサイド膜の２層の導電体膜からなる下部
導電体層を選択的に形成する工程と、前記絶縁層上に前
記下部導電体層を被覆する層間絶縁膜を形成する工程
と、前記層間絶縁膜及び絶縁層に選択的に第１の開口部
を形成し、前記シリコン基板を表出する工程と、前記層
間絶縁膜上に前記第１の開口部を被覆する第２のシリコ
ン膜を形成する工程と、前記下部導電体層上の第２のシ
リコン膜及び層間絶縁膜に選択的に第２の開口部を形成
し、第１の金属シリサイド膜を表出する工程と、前記第
２のシリコン膜上に前記第２の開口部を被覆する第２の
金属シリサイド膜を形成する工程と、前記第２の金属シ
リサイド膜及び第２のシリコン膜をパターニングして前
記第１の開口部と接続する第１の上部導電体層及び前記
第２の開口部と接続する第２の上部導電体層を形成する
工程とを有する半導体装置の製造方法によって達成され
る。
【００１３】
【作 用】本願発明者の実験により、金属ポリサイドか
らなる導電体層間の接続部において、上部導電体層の下
部のポリシリコン膜（Ｐ−Ｓｉ膜）又はアモルファスシ
リコン膜（ａ−Ｓｉ膜）を除去し、上部導電体層の上部
の金属シリサイド膜を下部導電体層の上部の金属シリサ
イド膜と直接接続することにより加熱処理による配線層
の抵抗値の変動が低減することを確認することができ
た。このことは、金属ポリサイド間の接続部において
は、シリコン膜と金属シリサイド膜という異種導電体同
士が接触することを避ける必要があることを示してい
る。
らなる導電体層間の接続部において、上部導電体層の下
部のポリシリコン膜（Ｐ−Ｓｉ膜）又はアモルファスシ
リコン膜（ａ−Ｓｉ膜）を除去し、上部導電体層の上部
の金属シリサイド膜を下部導電体層の上部の金属シリサ
イド膜と直接接続することにより加熱処理による配線層
の抵抗値の変動が低減することを確認することができ
た。このことは、金属ポリサイド間の接続部において
は、シリコン膜と金属シリサイド膜という異種導電体同
士が接触することを避ける必要があることを示してい
る。
【００１４】ところで、本発明に係る半導体装置の製造
方法によれば、第１に、第１のシリコン膜／第１の金属
シリサイド膜の２層の導電体膜で構成される金属ポリサ
イドからなる下部導電体層を被覆して層間絶縁膜及び上
部導電体層の下部の第２のシリコン膜を形成した後、第
２のシリコン膜及び層間絶縁膜を選択的に除去して下部
導電体層上に開口部を形成し、下部導電体層の第１の金
属シリサイド膜を露出している。
方法によれば、第１に、第１のシリコン膜／第１の金属
シリサイド膜の２層の導電体膜で構成される金属ポリサ
イドからなる下部導電体層を被覆して層間絶縁膜及び上
部導電体層の下部の第２のシリコン膜を形成した後、第
２のシリコン膜及び層間絶縁膜を選択的に除去して下部
導電体層上に開口部を形成し、下部導電体層の第１の金
属シリサイド膜を露出している。
【００１５】このため、開口部を被覆して上部導電体層
の上部の第２の金属シリサイド膜を形成することによ
り、ともに金属ポリサイドからなる下部導電体層及び上
部導電体層の接続部では、金属シリサイド膜同士が直接
接続されることになる。これにより、下部導電体層及び
上部導電体層間の接触状態が加熱処理により悪化するの
を防止し、接触抵抗の変動を低減することが可能とな
る。
の上部の第２の金属シリサイド膜を形成することによ
り、ともに金属ポリサイドからなる下部導電体層及び上
部導電体層の接続部では、金属シリサイド膜同士が直接
接続されることになる。これにより、下部導電体層及び
上部導電体層間の接触状態が加熱処理により悪化するの
を防止し、接触抵抗の変動を低減することが可能とな
る。
【００１６】第２に、半導体基板上の絶縁層の上の第１
のシリコン膜／第１の金属シリサイド膜の２層の導電体
膜で構成される金属ポリサイドからなる下部導電体層を
被覆するとともに、絶縁層上に層間絶縁膜を形成した
後、半導体基板上の層間絶縁膜及び絶縁層に第１の開口
部を形成して、シリコン基板を露出し、次いで、上部導
電体層の第２のシリコン膜を形成した後、下部導電体層
上の第２のシリコン膜及び層間絶縁膜を選択的に除去
し、下部導電体層上に第２の開口部を形成して第１の金
属シリサイド膜を露出し、その後、第２の開口部を被覆
するとともに、第２のシリコン膜上に第２の金属シリサ
イド膜を形成している。
のシリコン膜／第１の金属シリサイド膜の２層の導電体
膜で構成される金属ポリサイドからなる下部導電体層を
被覆するとともに、絶縁層上に層間絶縁膜を形成した
後、半導体基板上の層間絶縁膜及び絶縁層に第１の開口
部を形成して、シリコン基板を露出し、次いで、上部導
電体層の第２のシリコン膜を形成した後、下部導電体層
上の第２のシリコン膜及び層間絶縁膜を選択的に除去
し、下部導電体層上に第２の開口部を形成して第１の金
属シリサイド膜を露出し、その後、第２の開口部を被覆
するとともに、第２のシリコン膜上に第２の金属シリサ
イド膜を形成している。
【００１７】従って、第１の開口部では、上部導電体層
の第２のシリコン膜とシリコン基板とが直接接触し、か
つ、第２の開口部では、上部導電体層の第２の金属シリ
サイド膜と下部導電体層の第１の金属シリサイド膜とが
直接接続している。このため、第１の開口部及び第２の
開口部ではそれぞれ同種の導電体同士が接続することに
なる。これにより、下部導電体層及び上部導電体層間の
接触状態が加熱処理により悪化するのを防止し、接触抵
抗の変動を低減することが可能となる。
の第２のシリコン膜とシリコン基板とが直接接触し、か
つ、第２の開口部では、上部導電体層の第２の金属シリ
サイド膜と下部導電体層の第１の金属シリサイド膜とが
直接接続している。このため、第１の開口部及び第２の
開口部ではそれぞれ同種の導電体同士が接続することに
なる。これにより、下部導電体層及び上部導電体層間の
接触状態が加熱処理により悪化するのを防止し、接触抵
抗の変動を低減することが可能となる。
【００１８】
【実施例】以下に、本発明の実施例に係る半導体装置の
製造方法について図を参照しながら説明する。
製造方法について図を参照しながら説明する。
【００１９】（１）第１の実施例 図１（ａ）〜（ｄ），図２（ｅ）〜（ｇ）は本発明の第
１の実施例に係る半導体装置、例えばＤＲＡＭの製造方
法について説明する断面図である。
１の実施例に係る半導体装置、例えばＤＲＡＭの製造方
法について説明する断面図である。
【００２０】まず、シリコン基板１１上に、ゲート絶縁
膜となる膜厚約１５０Åのシリコン酸化膜からなる絶縁
膜（絶縁層）１２を熱酸化により形成する。なお、シリ
コン基板１１／絶縁膜１２が基体を構成する。続いて、
膜厚約1000Åのポリシリコン膜（Ｐ−Ｓｉ膜）又はアモ
ルファスシリコン膜（ａ−Ｓｉ膜）13ａ／膜厚約1000Å
のタングステンシリサイド膜（ＷＳｉ膜）13ｂで構成さ
れる金属ポリサイド膜からなるゲート電極（下部導電体
層）１３を形成する。続いて、イオン注入によりゲート
電極１３の両側のシリコン基板１１にＳ／Ｄ領域層14
ａ，14ｂを形成する（図１（ａ））。
膜となる膜厚約１５０Åのシリコン酸化膜からなる絶縁
膜（絶縁層）１２を熱酸化により形成する。なお、シリ
コン基板１１／絶縁膜１２が基体を構成する。続いて、
膜厚約1000Åのポリシリコン膜（Ｐ−Ｓｉ膜）又はアモ
ルファスシリコン膜（ａ−Ｓｉ膜）13ａ／膜厚約1000Å
のタングステンシリサイド膜（ＷＳｉ膜）13ｂで構成さ
れる金属ポリサイド膜からなるゲート電極（下部導電体
層）１３を形成する。続いて、イオン注入によりゲート
電極１３の両側のシリコン基板１１にＳ／Ｄ領域層14
ａ，14ｂを形成する（図１（ａ））。
【００２１】次いで、ゲート電極１３を被覆して膜厚約
1500Åのシリコン酸化膜からなる第１の層間絶縁膜（層
間絶縁膜）１５をＣＶＤ法により形成した後、第１の層
間絶縁膜１５上に膜厚約1000ÅのＰ−Ｓｉ膜又はａ−Ｓ
ｉ膜17ａをＣＶＤ法により形成する。続いて、抵抗を下
げるため、イオン注入によりＰ−Ｓｉ膜又はａ−Ｓｉ膜
17ａにｎ型不純物を導入する（図１（ｂ））。
1500Åのシリコン酸化膜からなる第１の層間絶縁膜（層
間絶縁膜）１５をＣＶＤ法により形成した後、第１の層
間絶縁膜１５上に膜厚約1000ÅのＰ−Ｓｉ膜又はａ−Ｓ
ｉ膜17ａをＣＶＤ法により形成する。続いて、抵抗を下
げるため、イオン注入によりＰ−Ｓｉ膜又はａ−Ｓｉ膜
17ａにｎ型不純物を導入する（図１（ｂ））。
【００２２】次に、レジストパターン１６をマスクとし
てゲート電極１３上のＰ−Ｓｉ膜又はａ−Ｓｉ膜17ａ及
び第１の層間絶縁膜１５を順次エッチング・除去して、
ビアホール（開口部）15ａを形成する。このとき、ビア
ホール15ａの底部にはゲート電極１３の上部のＷＳｉ膜
13ｂが露出する（図１（ｃ））。
てゲート電極１３上のＰ−Ｓｉ膜又はａ−Ｓｉ膜17ａ及
び第１の層間絶縁膜１５を順次エッチング・除去して、
ビアホール（開口部）15ａを形成する。このとき、ビア
ホール15ａの底部にはゲート電極１３の上部のＷＳｉ膜
13ｂが露出する（図１（ｃ））。
【００２３】次いで、ＣＶＤ法によりビアホール15ａを
被覆して膜厚約1000ÅのＷＳｉ膜17ｂを形成する。この
とき、ビアホール15ａの底部にはゲート電極１３の上部
のＷＳｉ膜13ｂが露出しているので、その接続部１９で
ＷＳｉ膜13ｂ及び17ｂ同士が直接接続する（図１
（ｄ））。
被覆して膜厚約1000ÅのＷＳｉ膜17ｂを形成する。この
とき、ビアホール15ａの底部にはゲート電極１３の上部
のＷＳｉ膜13ｂが露出しているので、その接続部１９で
ＷＳｉ膜13ｂ及び17ｂ同士が直接接続する（図１
（ｄ））。
【００２４】続いて、レジストパターン１８をマスクと
して、反応性イオンエッチング（Reactive Ion Etchin
g；以下、ＲＩＥと称する。）により、Ｐ−Ｓｉ膜又は
ａ−Ｓｉ膜17ａ／ＷＳｉ膜17ｂを選択的にエッチング・
除去して、ゲート電極１３と接続する金属ポリサイド膜
からなる配線層（上部導電体層）１７を形成する。な
お、配線層１７は、Ｐ−Ｓｉ膜又はａ−Ｓｉ膜17ｃとＷ
Ｓｉ膜17ｄとで構成される（図２（ｅ））。
して、反応性イオンエッチング（Reactive Ion Etchin
g；以下、ＲＩＥと称する。）により、Ｐ−Ｓｉ膜又は
ａ−Ｓｉ膜17ａ／ＷＳｉ膜17ｂを選択的にエッチング・
除去して、ゲート電極１３と接続する金属ポリサイド膜
からなる配線層（上部導電体層）１７を形成する。な
お、配線層１７は、Ｐ−Ｓｉ膜又はａ−Ｓｉ膜17ｃとＷ
Ｓｉ膜17ｄとで構成される（図２（ｅ））。
【００２５】次に、ＣＶＤ法により配線層１７を被覆し
て膜厚約4000ÅのＢＰＳＧ膜からなる第２の層間絶縁膜
２０を形成した（図２（ｆ））後、温度約８５０℃で加
熱して第２の層間絶縁膜２０を溶融・流動させ、表面を
平坦化する（図２（ｇ））。このとき、ゲート電極１３
のＷＳｉ膜13ｂ及び配線層１７のＷＳｉ膜17ｄ同士が直
接接続しているので、接続部１９でのゲート電極１３と
配線層１７との接触状態が加熱処理により悪化するのを
防止することができる。
て膜厚約4000ÅのＢＰＳＧ膜からなる第２の層間絶縁膜
２０を形成した（図２（ｆ））後、温度約８５０℃で加
熱して第２の層間絶縁膜２０を溶融・流動させ、表面を
平坦化する（図２（ｇ））。このとき、ゲート電極１３
のＷＳｉ膜13ｂ及び配線層１７のＷＳｉ膜17ｄ同士が直
接接続しているので、接続部１９でのゲート電極１３と
配線層１７との接触状態が加熱処理により悪化するのを
防止することができる。
【００２６】その後、配線層１７と接続する不図示のＡ
ｌ配線層やキャパシタを形成すると、ＤＲＡＭが完成す
る。なお、Ａｌ配線層やキャパシタを形成する際にも加
熱処理が行われるが、接続部１９でのゲート電極１３と
配線層１７との接触状態は上記と同様に加熱処理により
悪化しない。
ｌ配線層やキャパシタを形成すると、ＤＲＡＭが完成す
る。なお、Ａｌ配線層やキャパシタを形成する際にも加
熱処理が行われるが、接続部１９でのゲート電極１３と
配線層１７との接触状態は上記と同様に加熱処理により
悪化しない。
【００２７】以上のように、本発明の第１の実施例によ
れば、ともに金属ポリサイドからなるゲート電極１３及
び上部配線層１７の接続部１９では、配線層１７の上部
のＰ−Ｓｉ膜又はａ−Ｓｉ膜を除去し、ゲート電極１３
の上部のＷＳｉ膜13ｂ及び配線層１７の上部のＷＳｉ膜
17ｂ同士を直接接続しているので、第２の層間絶縁膜２
０等の加熱処理によりゲート電極１３と配線層１７との
接触状態が悪化するのを防止することができ、従って、
ゲート電極１３と配線層１７との間の接触抵抗の変動を
低減することができる。
れば、ともに金属ポリサイドからなるゲート電極１３及
び上部配線層１７の接続部１９では、配線層１７の上部
のＰ−Ｓｉ膜又はａ−Ｓｉ膜を除去し、ゲート電極１３
の上部のＷＳｉ膜13ｂ及び配線層１７の上部のＷＳｉ膜
17ｂ同士を直接接続しているので、第２の層間絶縁膜２
０等の加熱処理によりゲート電極１３と配線層１７との
接触状態が悪化するのを防止することができ、従って、
ゲート電極１３と配線層１７との間の接触抵抗の変動を
低減することができる。
【００２８】これにより、配線層の抵抗値の変動を低減
することが可能となる。なお、第１の実施例では、下部
導電体層１３をゲート電極に適用しているが、配線層に
も適用することが可能である。
することが可能となる。なお、第１の実施例では、下部
導電体層１３をゲート電極に適用しているが、配線層に
も適用することが可能である。
【００２９】また、金属シリサイド膜13ｂ，17ｂとして
ＷＳｉ膜を用いているが、他の金属シリサイド膜を用い
てもよい。 （２）第２の実施例 以下に、本発明の第２の実施例に係るＤＲＡＭの製造方
法について図３（ａ），図４（ｅ）〜（ｈ）を参照しな
がら説明する。
ＷＳｉ膜を用いているが、他の金属シリサイド膜を用い
てもよい。 （２）第２の実施例 以下に、本発明の第２の実施例に係るＤＲＡＭの製造方
法について図３（ａ），図４（ｅ）〜（ｈ）を参照しな
がら説明する。
【００３０】第１の実施例と異なるところは、ゲート電
極（下部導電体層）２３と配線層（上部導電体層）27ｅ
とを接続するとともに、他の箇所のコンタクトホール25
ｂにおいてシリコン基板２１と配線層27ｈとを接続して
いることである。
極（下部導電体層）２３と配線層（上部導電体層）27ｅ
とを接続するとともに、他の箇所のコンタクトホール25
ｂにおいてシリコン基板２１と配線層27ｈとを接続して
いることである。
【００３１】まず、シリコン基板２１上にゲート絶縁膜
となる膜厚約１５０Åのシリコン酸化膜からなる絶縁膜
（絶縁層）２２を熱酸化により形成した後、膜厚約1000
ÅのＰ−Ｓｉ膜又はａ−Ｓｉ膜23ａ／膜厚約1000ÅのＷ
Ｓｉ膜23ｂで構成される金属ポリサイド膜からなるゲー
ト電極（下部導電体層）２３を選択的に形成する。続い
て、イオン注入によりゲート電極２３の両側のシリコン
基板２１にＳ／Ｄ領域層24ａ，24ｂを形成する（図３
（ａ））。
となる膜厚約１５０Åのシリコン酸化膜からなる絶縁膜
（絶縁層）２２を熱酸化により形成した後、膜厚約1000
ÅのＰ−Ｓｉ膜又はａ−Ｓｉ膜23ａ／膜厚約1000ÅのＷ
Ｓｉ膜23ｂで構成される金属ポリサイド膜からなるゲー
ト電極（下部導電体層）２３を選択的に形成する。続い
て、イオン注入によりゲート電極２３の両側のシリコン
基板２１にＳ／Ｄ領域層24ａ，24ｂを形成する（図３
（ａ））。
【００３２】次いで、ゲート電極２３を被覆して膜厚約
1500Åのシリコン酸化膜からなる第１の層間絶縁膜（層
間絶縁膜）２５をＣＶＤ法により形成した後、レジスト
パターン26ａをマスクとしてＳ／Ｄ領域層24ｂ上の第１
の層間絶縁膜２５及び絶縁層２２を選択的にエッチング
・除去し、コンタクトホール（第１の開口部）25ｂを形
成する。このとき、コンタクトホール25ｂの底部にはＳ
／Ｄ領域層24ｂが露出する（図３（ｂ））。
1500Åのシリコン酸化膜からなる第１の層間絶縁膜（層
間絶縁膜）２５をＣＶＤ法により形成した後、レジスト
パターン26ａをマスクとしてＳ／Ｄ領域層24ｂ上の第１
の層間絶縁膜２５及び絶縁層２２を選択的にエッチング
・除去し、コンタクトホール（第１の開口部）25ｂを形
成する。このとき、コンタクトホール25ｂの底部にはＳ
／Ｄ領域層24ｂが露出する（図３（ｂ））。
【００３３】次に、レジストパターン26ａを除去した
後、コンタクトホール25ｂを被覆するとともに、第１の
層間絶縁膜２５上に膜厚約1000ÅのＰ−Ｓｉ膜又はａ−
Ｓｉ膜27ａをＣＶＤ法により形成する。このとき、コン
タクトホール25ｂの底部にはＳ／Ｄ領域層24ｂが露出し
ているので、Ｐ−Ｓｉ膜又はａ−Ｓｉ膜27ａ及びＳ／Ｄ
領域層24ｂのシリコン半導体同士が直接接続する（図３
（ｃ））。
後、コンタクトホール25ｂを被覆するとともに、第１の
層間絶縁膜２５上に膜厚約1000ÅのＰ−Ｓｉ膜又はａ−
Ｓｉ膜27ａをＣＶＤ法により形成する。このとき、コン
タクトホール25ｂの底部にはＳ／Ｄ領域層24ｂが露出し
ているので、Ｐ−Ｓｉ膜又はａ−Ｓｉ膜27ａ及びＳ／Ｄ
領域層24ｂのシリコン半導体同士が直接接続する（図３
（ｃ））。
【００３４】次に、レジストパターン26ｂをマスクとし
てゲート電極２３上のＰ−Ｓｉ膜又はａ−Ｓｉ膜27ａ及
び第１の層間絶縁膜２５をエッチング・除去して、ビア
ホール（第２の開口部）25ａを形成する。このとき、ビ
アホール25ａの底部にはゲート電極２３の上部のＷＳｉ
膜23ｂが露出する（図３（ｄ））。
てゲート電極２３上のＰ−Ｓｉ膜又はａ−Ｓｉ膜27ａ及
び第１の層間絶縁膜２５をエッチング・除去して、ビア
ホール（第２の開口部）25ａを形成する。このとき、ビ
アホール25ａの底部にはゲート電極２３の上部のＷＳｉ
膜23ｂが露出する（図３（ｄ））。
【００３５】次いで、レジストパターン26ｂを除去した
後、ビアホール25ａを被覆するとともに、Ｐ−Ｓｉ膜又
はａ−Ｓｉ膜27ａ上に膜厚約1000ÅのＷＳｉ膜27ｂをＣ
ＶＤ法により形成する。このとき、ビアホール25ａの底
部にはゲート電極２３の上部のＷＳｉ膜23ｂが露出して
いるので、その接続部29ａでＷＳｉ膜23ｂ及びＷＳｉ膜
27ｂ同士が直接接続する（図４（ｅ））。
後、ビアホール25ａを被覆するとともに、Ｐ−Ｓｉ膜又
はａ−Ｓｉ膜27ａ上に膜厚約1000ÅのＷＳｉ膜27ｂをＣ
ＶＤ法により形成する。このとき、ビアホール25ａの底
部にはゲート電極２３の上部のＷＳｉ膜23ｂが露出して
いるので、その接続部29ａでＷＳｉ膜23ｂ及びＷＳｉ膜
27ｂ同士が直接接続する（図４（ｅ））。
【００３６】次に、レジストパターン２８をマスクとし
てＷＳｉ膜27ｂ／Ｐ−Ｓｉ膜又はａ−Ｓｉ膜27ａを順次
エッチング・除去し、ビアホール25ａの底部のゲート電
極２３及びコンタクトホール25ｂ底部のＳ／Ｄ領域層24
ｂとそれぞれ接続して、Ｐ−Ｓｉ膜又はａ−Ｓｉ膜27ｃ
／ＷＳｉ膜27ｄで構成される金属ポリサイド膜からなる
配線層（上部導電体層）27ｅ，及びＰ−Ｓｉ膜又はａ−
Ｓｉ膜27ｆ／ＷＳｉ膜27ｇで構成される金属ポリサイド
膜からなる配線層（上部導電体層）27ｈを形成する（図
４（ｆ））。
てＷＳｉ膜27ｂ／Ｐ−Ｓｉ膜又はａ−Ｓｉ膜27ａを順次
エッチング・除去し、ビアホール25ａの底部のゲート電
極２３及びコンタクトホール25ｂ底部のＳ／Ｄ領域層24
ｂとそれぞれ接続して、Ｐ−Ｓｉ膜又はａ−Ｓｉ膜27ｃ
／ＷＳｉ膜27ｄで構成される金属ポリサイド膜からなる
配線層（上部導電体層）27ｅ，及びＰ−Ｓｉ膜又はａ−
Ｓｉ膜27ｆ／ＷＳｉ膜27ｇで構成される金属ポリサイド
膜からなる配線層（上部導電体層）27ｈを形成する（図
４（ｆ））。
【００３７】次に、ＣＶＤ法により上部配線層27ｅ，27
ｈを被覆して膜厚約4000ÅのＢＰＳＧ膜からなる第２の
層間絶縁膜３０を形成した（図４（ｇ））後、温度約８
５０℃で加熱して第２の層間絶縁膜３０を溶融・流動さ
せ、表面を平坦化する。このとき、ビアホール25ａの接
続部29ａでは、ゲート電極２３の上部のＷＳｉ膜23ａ及
び配線層27ｅの上部のＷＳｉ膜27ｄ同士が直接接続して
いるので、第２の層間絶縁膜等の加熱処理によりゲート
電極２３と配線層27ｅとの接触状態が悪化するのを防止
することができる。一方、コンタクトホール25ｂの接続
部29ｂでは、Ｐ−Ｓｉ膜又はａ−Ｓｉ膜27ａ及びＳ／Ｄ
領域層24ｂのシリコン半導体同士が直接接続しているの
で、これらの間の接触状態の加熱処理による悪化を防止
することができる（図４（ｈ））。
ｈを被覆して膜厚約4000ÅのＢＰＳＧ膜からなる第２の
層間絶縁膜３０を形成した（図４（ｇ））後、温度約８
５０℃で加熱して第２の層間絶縁膜３０を溶融・流動さ
せ、表面を平坦化する。このとき、ビアホール25ａの接
続部29ａでは、ゲート電極２３の上部のＷＳｉ膜23ａ及
び配線層27ｅの上部のＷＳｉ膜27ｄ同士が直接接続して
いるので、第２の層間絶縁膜等の加熱処理によりゲート
電極２３と配線層27ｅとの接触状態が悪化するのを防止
することができる。一方、コンタクトホール25ｂの接続
部29ｂでは、Ｐ−Ｓｉ膜又はａ−Ｓｉ膜27ａ及びＳ／Ｄ
領域層24ｂのシリコン半導体同士が直接接続しているの
で、これらの間の接触状態の加熱処理による悪化を防止
することができる（図４（ｈ））。
【００３８】その後、配線層27ｅ，27ｈと接続する不図
示のＡｌ配線層やキャパシタを形成すると、ＤＲＡＭが
完成する。以上のように、本発明の第２の実施例によれ
ば、ともに金属ポリサイドからなるゲート電極２３及び
配線層27ｅの接続部では、配線層27ｅの下部のＰ−Ｓｉ
膜又はａ−Ｓｉ膜27ａを除去し、ゲート電極２３の上部
のＷＳｉ膜27ｄ及び配線層27ｅの上部のＷＳｉ膜27ｇ同
士を直接接続しているので、第２の層間絶縁膜３０の加
熱処理による配線層の抵抗値の変動を低減することがで
きる。しかも、半導体基板２１との接触部においては、
配線層27ｈの下部のＰ−Ｓｉ膜又はａ−Ｓｉ膜27ｆをそ
のまま残し、このＰ−Ｓｉ膜又はａ−Ｓｉ膜27ｆ及びシ
リコン基板２１のシリコン半導体同士を接続しているの
で、加熱処理による接触抵抗の増加を防止することがで
きる。
示のＡｌ配線層やキャパシタを形成すると、ＤＲＡＭが
完成する。以上のように、本発明の第２の実施例によれ
ば、ともに金属ポリサイドからなるゲート電極２３及び
配線層27ｅの接続部では、配線層27ｅの下部のＰ−Ｓｉ
膜又はａ−Ｓｉ膜27ａを除去し、ゲート電極２３の上部
のＷＳｉ膜27ｄ及び配線層27ｅの上部のＷＳｉ膜27ｇ同
士を直接接続しているので、第２の層間絶縁膜３０の加
熱処理による配線層の抵抗値の変動を低減することがで
きる。しかも、半導体基板２１との接触部においては、
配線層27ｈの下部のＰ−Ｓｉ膜又はａ−Ｓｉ膜27ｆをそ
のまま残し、このＰ−Ｓｉ膜又はａ−Ｓｉ膜27ｆ及びシ
リコン基板２１のシリコン半導体同士を接続しているの
で、加熱処理による接触抵抗の増加を防止することがで
きる。
【００３９】これにより、金属ポリサイドからなる導電
体層２３，27ｅ間の接触抵抗の加熱処理による変動を低
減することができるとともに、シリコン基板２１との接
触部においては、加熱処理による接触抵抗の変動を防止
することができる。
体層２３，27ｅ間の接触抵抗の加熱処理による変動を低
減することができるとともに、シリコン基板２１との接
触部においては、加熱処理による接触抵抗の変動を防止
することができる。
【００４０】なお、第２の実施例において、シリコン基
板２１の代わりに配線層や電極としてのシリコン層又は
ポリシリコン層を用いてもよい。
板２１の代わりに配線層や電極としてのシリコン層又は
ポリシリコン層を用いてもよい。
【００４１】
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法によれば、第１に、金属ポリサイドか
らなる下部導電体層を被覆して層間絶縁膜及び上部導電
体層の第２のシリコン膜を形成した後、第２のシリコン
膜及び層間絶縁膜を選択的に除去して下部導電体層上に
開口部を形成し、開口部の底部に第１の金属シリサイド
膜を露出している。
体装置の製造方法によれば、第１に、金属ポリサイドか
らなる下部導電体層を被覆して層間絶縁膜及び上部導電
体層の第２のシリコン膜を形成した後、第２のシリコン
膜及び層間絶縁膜を選択的に除去して下部導電体層上に
開口部を形成し、開口部の底部に第１の金属シリサイド
膜を露出している。
【００４２】このため、開口部を被覆して上部導電体層
の第２の金属シリサイド膜を形成することにより、金属
シリサイド膜同士が直接接続されることになり、従っ
て、下部導電体層及び上部導電体層間の接触状態が加熱
処理により悪化するのを防止し、接触抵抗の変動を低減
することが可能となる。
の第２の金属シリサイド膜を形成することにより、金属
シリサイド膜同士が直接接続されることになり、従っ
て、下部導電体層及び上部導電体層間の接触状態が加熱
処理により悪化するのを防止し、接触抵抗の変動を低減
することが可能となる。
【００４３】第２に、シリコン基板上の絶縁層の上の金
属ポリサイドからなる下部導電体層を被覆するととも
に、絶縁層上に層間絶縁膜を形成した後、シリコン基板
上の層間絶縁膜及び絶縁層に第１の開口部を形成して、
シリコン基板を露出し、次いで、上部導電体層の第２の
シリコン膜を形成した後、下部導電体層上の第２のシリ
コン膜及び層間絶縁膜を選択的に除去し、下部導電体層
上に第２の開口部を形成して下部導電体層の第１の金属
シリサイド膜を露出し、その後、第２の開口部を被覆す
るとともに、上部導電体層の第２のシリコン膜上に上部
導電体層の第２の金属シリサイド膜を形成している。
属ポリサイドからなる下部導電体層を被覆するととも
に、絶縁層上に層間絶縁膜を形成した後、シリコン基板
上の層間絶縁膜及び絶縁層に第１の開口部を形成して、
シリコン基板を露出し、次いで、上部導電体層の第２の
シリコン膜を形成した後、下部導電体層上の第２のシリ
コン膜及び層間絶縁膜を選択的に除去し、下部導電体層
上に第２の開口部を形成して下部導電体層の第１の金属
シリサイド膜を露出し、その後、第２の開口部を被覆す
るとともに、上部導電体層の第２のシリコン膜上に上部
導電体層の第２の金属シリサイド膜を形成している。
【００４４】従って、第１の開口部では、上部導電体層
の第２のシリコン膜とシリコン基板とが直接接続し、か
つ、第２の開口部では、上部導電体層の第２の金属シリ
サイド膜と下部導電体層の第１の金属シリサイド膜とが
直接接続しており、このため、下部導電体層及び上部導
電体層間の接触状態が加熱処理により悪化するのを防止
し、接触抵抗の変動を低減することが可能となる。
の第２のシリコン膜とシリコン基板とが直接接続し、か
つ、第２の開口部では、上部導電体層の第２の金属シリ
サイド膜と下部導電体層の第１の金属シリサイド膜とが
直接接続しており、このため、下部導電体層及び上部導
電体層間の接触状態が加熱処理により悪化するのを防止
し、接触抵抗の変動を低減することが可能となる。
【図１】本発明の第１の実施例の半導体装置の製造方法
について説明する断面図（その１）である。
について説明する断面図（その１）である。
【図２】本発明の第１の実施例の半導体装置の製造方法
について説明する断面図（その２）である。
について説明する断面図（その２）である。
【図３】本発明の第２の実施例の半導体装置の製造方法
について説明する断面図（その１）である。
について説明する断面図（その１）である。
【図４】本発明の第２の実施例の半導体装置の製造方法
について説明する断面図（その２）である。
について説明する断面図（その２）である。
【図５】従来例の半導体装置の製造方法について説明す
る断面図（その１）である。
る断面図（その１）である。
【図６】従来例の半導体装置の製造方法について説明す
る断面図（その２）である。
る断面図（その２）である。
１１，２１ シリコン基板、 １２，２２ 絶縁膜（絶縁層）、 １３，２３ ゲート電極（下部導電体層）、 13ａ，17ａ，17ｃ，23ａ，27ａ，27ｃ，27ｆ Ｐ−Ｓｉ
膜又はａ−Ｓｉ膜、 13ｂ，17ｂ，17ｄ，23ｂ，27ｂ，27ｄ，27ｇ ＷＳｉ膜
（金属シリサイド膜）、 14ａ，14ｂ，24ａ，24ｂ Ｓ／Ｄ領域層、 １５，２５ 第１の層間絶縁膜、 15ａ ビアホール（開口部）、 １６，１８，26ａ，26ｂ，２８ レジストパターン、 １７，27ｅ，27ｈ 配線層（上部導電体層）、 １９，29ａ，29ｂ 接続部、 ２０，20ａ，３０，30ａ 第２の層間絶縁膜、、 25ａ ビアホール（第２の開口部）、 25ｂ コンタクトホール（第１の開口部）。
膜又はａ−Ｓｉ膜、 13ｂ，17ｂ，17ｄ，23ｂ，27ｂ，27ｄ，27ｇ ＷＳｉ膜
（金属シリサイド膜）、 14ａ，14ｂ，24ａ，24ｂ Ｓ／Ｄ領域層、 １５，２５ 第１の層間絶縁膜、 15ａ ビアホール（開口部）、 １６，１８，26ａ，26ｂ，２８ レジストパターン、 １７，27ｅ，27ｈ 配線層（上部導電体層）、 １９，29ａ，29ｂ 接続部、 ２０，20ａ，３０，30ａ 第２の層間絶縁膜、、 25ａ ビアホール（第２の開口部）、 25ｂ コンタクトホール（第１の開口部）。
Claims (2)
- 【請求項１】 基体上に第１のシリコン膜／第１の金属
シリサイドの２層の導電体膜からなる下部導電体層を選
択的に形成する工程と、 前記下部導電体層を被覆して層間絶縁膜及び第２のシリ
コン膜を形成する工程と、 前記下部導電体層上における第２のシリコン膜及び層間
絶縁膜に選択的に開口部を形成し、前記下部導電体層の
第１の金属シリサイド膜を表出する工程と、 前記第２のシリコン膜上に前記開口部を被覆する第２の
金属シリサイド膜を形成する工程と、 前記第２の金属シリサイド膜及び第２のシリコン膜をパ
ターニングして上部導電体層を形成する工程とを有する
半導体装置の製造方法。 - 【請求項２】 シリコン基板上の絶縁層の上に第１のシ
リコン膜／第１の金属シリサイドの２層の導電体膜から
なる下部導電体層を選択的に形成する工程と、 前記絶縁層上に前記下部導電体層を被覆する層間絶縁膜
を形成する工程と、 前記層間絶縁膜及び絶縁層に選択的に第１の開口部を形
成し、前記シリコン基板を表出する工程と、 前記層間絶縁膜上に前記第１の開口部を被覆する上部導
電体層の第２のシリコン膜を形成する工程と、 前記下部導電体層上の第２のシリコン膜及び層間絶縁膜
に選択的に第２の開口部を形成し、第１の金属シリサイ
ド膜を表出する工程と、 前記第２のシリコン膜上に前記第２の開口部を被覆する
第２の金属シリサイド膜を形成する工程と、 前記第２の金属シリサイド膜及び第２のシリコン膜をパ
ターニングして前記第１の開口部と接続する第１の上部
導電体層及び前記第２の開口部と接続する第２の上部導
電体層を形成する工程とを有する半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21149292A JPH0661227A (ja) | 1992-08-07 | 1992-08-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21149292A JPH0661227A (ja) | 1992-08-07 | 1992-08-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661227A true JPH0661227A (ja) | 1994-03-04 |
Family
ID=16606852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21149292A Withdrawn JPH0661227A (ja) | 1992-08-07 | 1992-08-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661227A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09139360A (ja) * | 1995-11-03 | 1997-05-27 | Hyundai Electron Ind Co Ltd | 半導体素子の金属配線形成方法 |
| US5759181A (en) * | 1995-10-13 | 1998-06-02 | Uni-Charm Corporation | Disposable diaper |
| US5851205A (en) * | 1995-07-28 | 1998-12-22 | Uni-Charm Corporation | Disposable undergarment having a tape fastener |
| EP0925770A2 (en) | 1997-12-24 | 1999-06-30 | Ykk Corporation | Fastening device of disposable diaper |
-
1992
- 1992-08-07 JP JP21149292A patent/JPH0661227A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5851205A (en) * | 1995-07-28 | 1998-12-22 | Uni-Charm Corporation | Disposable undergarment having a tape fastener |
| US5759181A (en) * | 1995-10-13 | 1998-06-02 | Uni-Charm Corporation | Disposable diaper |
| JPH09139360A (ja) * | 1995-11-03 | 1997-05-27 | Hyundai Electron Ind Co Ltd | 半導体素子の金属配線形成方法 |
| EP0925770A2 (en) | 1997-12-24 | 1999-06-30 | Ykk Corporation | Fastening device of disposable diaper |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |