JPH04717A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH04717A JPH04717A JP10210990A JP10210990A JPH04717A JP H04717 A JPH04717 A JP H04717A JP 10210990 A JP10210990 A JP 10210990A JP 10210990 A JP10210990 A JP 10210990A JP H04717 A JPH04717 A JP H04717A
- Authority
- JP
- Japan
- Prior art keywords
- photoresist pattern
- conductive part
- barrier metal
- contact hole
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims 2
- 230000004888 barrier function Effects 0.000 abstract description 19
- 229910052751 metal Inorganic materials 0.000 abstract description 18
- 239000002184 metal Substances 0.000 abstract description 18
- 238000009792 diffusion process Methods 0.000 abstract description 11
- 229910052782 aluminium Inorganic materials 0.000 abstract description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 10
- 239000004020 conductor Substances 0.000 abstract description 8
- 229910000838 Al alloy Inorganic materials 0.000 abstract description 4
- 239000003960 organic solvent Substances 0.000 abstract description 2
- 238000004544 sputter deposition Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 39
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000005260 corrosion Methods 0.000 description 3
- 230000007797 corrosion Effects 0.000 description 3
- 238000003411 electrode reaction Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は半導体装置およびその製造方法に関するもので
ある。 ［従来の技術］ 平導体集積回路では、絶縁層を挟んでその上下に形成さ
れた二つの導電部は、通常コンタクトホールを介して接
続される。しかしながら、二つの導電部を形成する材料
の組合わせによっては、密着性の問題や相互反応の問題
等により、コンタクト不良が生じる場合がある。このよ
うなコンタクト不良の問題に対しては、二つの導電部間
に他の導電材を介在させて接続することが、従来より行
われている。 第２図および第３図は、上記従来の接続方法の一例を示
したものであり、ＭＯ５型集積口路におけるＭＯＳ型）
ランジスタのソース近傍を示したものである。３１はシ
リコン基板、３２はゲート絶縁層、３３はゲート電極、
３４は層間絶縁層、３５はソース拡散層、３６はアルミ
ニウム配線層である。ソース拡散層３５とアルミニウム
配線層３６とを直接接続した場合、シリコンとアルミニ
ウムが反応してリークや導通不良を生じるため、コンタ
クトホール部にチタンやタングステンを用いたバリアメ
タルＷ＆３７を彩成し、このバリアメタル層３フを介し
てソース拡散層３５とアルミニウム配線層３６とを接続
している。 ［解決しようとする課題］ 第２図に示した従来例では以下のような問題があった。 バリアメタル層３７は、パターンずれを考慮して、コン
タクトホールよりも−回り大きなパターンにしなければ
ならない。従って、アルミニウム配線層３６はコンタク
トホールよりも二回り大きなパターンになり、コンタク
トに要する部分の面積が増大するという問題があった。 また、バリアメタル層３７を形成するために余分なフ中
トマスクが必要となり、工程数が増大するという問題も
あった。 一方、１＠３図に示した従来例では、コンタクト部分の
面積が増大するという問題や工程数が増大するという問
題はない。しかし、バリアメタル層３７の端部がむき出
しになっているため、水分の吸着によりアルミニウム配
線層３６とバリアメタル層３フとの間で電極反応が生じ
、腐蝕が発生するという問題があった。 以上述べたｒ、、’ｌ Ｉｉ点は上記従来例に限るもの
ではなく、コンタクトホール部に形成した導電材を介し
て二つの導電部を接続する場合には同様な問題が生じる
。 本発明の′ｉｉ、１の目的は、コンタクトに要する部分
の面積を小さくするとともに、製造工程を簡単にするこ
とである。 本発明のＮ２の目的は、電極反応を防止し、腐蝕の発生
を押さえることである。 〔課題を解決するための手段〕 本発明は、導電材をコンタクトホールに対して自己整合
的に形成し、これを介して二つの導電部を接続するもの
である。 ［実施例］ 以下、添付図面に基いて本発明の詳細な説明をする。 第１図（Ａ）〜（Ｄ）は実施例の製造工程であり、ＭＯ
５型１に積回路におけるＭＯ５型トランジスタのソース
近傍を示したものである。 １１はシリコン基板、１２は熱酸化法で形成されたゲー
ト絶縁層（厚さ数１０ナノメータ）、１３はゲート電極
、１４は酸化シリコンを用いて形成された層間絶縁層（
厚さ数１００ナノメータ）である。１５はＩ！１の導電
部となるソース拡散層である。１６は第３の導電部とな
る配線層であり、アルミニウムまたはアルミニウム合金
を用いて形成されている。１７は第２の導電部となるバ
リアメタル層（厚さ数ナノメーター数１０ナノメータ）
であり、チタンやタングステンあるいはチタンナイトラ
イド（ＴＩ Ｎ）を用いて形成され、ソース拡散層ＩＳ
とアルミニウム配線層１６とを接続するものである。こ
のバリアメタル層１７はコンタクトホール１９に対して
自己整合的に形成されている。１８はフォトレジストパ
ターン（厚さ１０００ナノメータ）である。 つぎに、第１図（Ａ）〜（Ｄ）に従い、製造工程の説明
を行う。 工程（Ａ）：シリコン基板１１の主表面側に、ゲート絶
縁層１２、ゲート電極１３およびソース拡散層１５を順
次形成した後、眉間絶縁層１４を形成する。この眉間絶
縁層１４上に、開口パターンを有するフォトレジストパ
ターン１８を形成する。このフォトレジストパターン１
８をマスクとして層間絶縁層１４およびゲート絶縁層１
２をエツチングして、コンタクトホール１９を形成し、
ソース拡散層１５０表面を籠出させる。 工ｆｆ１（Ｂ）：ソース拡散層１５の露出表面およびフ
ォトレジストパターン１８の表面に、スパッタリング法
によりバリアメタル被膜１７ｍ、および１７ｂを形成す
る０本実施例では、フォトレジストパターン１８の厚さ
に比べてバリアメタル被膜の厚さが極めて薄いため、フ
ォトレジストパターン１８の側面にはバリアメタル被膜
は形成されない。 工程（Ｃ）：有機溶剤等を用いてフォトレジストパター
ン１８を除去する。このとき、フォトレジストパターン
１８の表面に形成されたバリアメタル被膜１７ｂも同時
に除去される。その結果、ソース拡散層１５の露出表面
すなわちコンタクトホールの底部にのみパリアメクル層
１７が形成される。 工１．（Ｄ）ニアルミニウムまたはアルミニウム合金を
堆積し、これを所定の形状にパターニングして、バリア
メタル層１７の表面に接する配線層１６を形成する。 なお、本発明は上記実施例に限るものではなく、コンタ
クトホールを過して二つの導電部を接続する場合におい
て、他の導電材を介在させる必要があるときには適用可
能である。例えば、多層配線構造のＭ ＯＳ型集積回路
において、下層配線（ポリシリコン、シリサイド等を用
いた配線）と上層配線（アルミニウム、アルミニウム合
金等を用いた配線）とをコンタクトホールを遇して接続
する場合に、上記実施例で説明した方法と同様の方法で
、下層配線の露出表面にバリアメタル層を形成すること
ができる。
ある。 ［従来の技術］ 平導体集積回路では、絶縁層を挟んでその上下に形成さ
れた二つの導電部は、通常コンタクトホールを介して接
続される。しかしながら、二つの導電部を形成する材料
の組合わせによっては、密着性の問題や相互反応の問題
等により、コンタクト不良が生じる場合がある。このよ
うなコンタクト不良の問題に対しては、二つの導電部間
に他の導電材を介在させて接続することが、従来より行
われている。 第２図および第３図は、上記従来の接続方法の一例を示
したものであり、ＭＯ５型集積口路におけるＭＯＳ型）
ランジスタのソース近傍を示したものである。３１はシ
リコン基板、３２はゲート絶縁層、３３はゲート電極、
３４は層間絶縁層、３５はソース拡散層、３６はアルミ
ニウム配線層である。ソース拡散層３５とアルミニウム
配線層３６とを直接接続した場合、シリコンとアルミニ
ウムが反応してリークや導通不良を生じるため、コンタ
クトホール部にチタンやタングステンを用いたバリアメ
タルＷ＆３７を彩成し、このバリアメタル層３フを介し
てソース拡散層３５とアルミニウム配線層３６とを接続
している。 ［解決しようとする課題］ 第２図に示した従来例では以下のような問題があった。 バリアメタル層３７は、パターンずれを考慮して、コン
タクトホールよりも−回り大きなパターンにしなければ
ならない。従って、アルミニウム配線層３６はコンタク
トホールよりも二回り大きなパターンになり、コンタク
トに要する部分の面積が増大するという問題があった。 また、バリアメタル層３７を形成するために余分なフ中
トマスクが必要となり、工程数が増大するという問題も
あった。 一方、１＠３図に示した従来例では、コンタクト部分の
面積が増大するという問題や工程数が増大するという問
題はない。しかし、バリアメタル層３７の端部がむき出
しになっているため、水分の吸着によりアルミニウム配
線層３６とバリアメタル層３フとの間で電極反応が生じ
、腐蝕が発生するという問題があった。 以上述べたｒ、、’ｌ Ｉｉ点は上記従来例に限るもの
ではなく、コンタクトホール部に形成した導電材を介し
て二つの導電部を接続する場合には同様な問題が生じる
。 本発明の′ｉｉ、１の目的は、コンタクトに要する部分
の面積を小さくするとともに、製造工程を簡単にするこ
とである。 本発明のＮ２の目的は、電極反応を防止し、腐蝕の発生
を押さえることである。 〔課題を解決するための手段〕 本発明は、導電材をコンタクトホールに対して自己整合
的に形成し、これを介して二つの導電部を接続するもの
である。 ［実施例］ 以下、添付図面に基いて本発明の詳細な説明をする。 第１図（Ａ）〜（Ｄ）は実施例の製造工程であり、ＭＯ
５型１に積回路におけるＭＯ５型トランジスタのソース
近傍を示したものである。 １１はシリコン基板、１２は熱酸化法で形成されたゲー
ト絶縁層（厚さ数１０ナノメータ）、１３はゲート電極
、１４は酸化シリコンを用いて形成された層間絶縁層（
厚さ数１００ナノメータ）である。１５はＩ！１の導電
部となるソース拡散層である。１６は第３の導電部とな
る配線層であり、アルミニウムまたはアルミニウム合金
を用いて形成されている。１７は第２の導電部となるバ
リアメタル層（厚さ数ナノメーター数１０ナノメータ）
であり、チタンやタングステンあるいはチタンナイトラ
イド（ＴＩ Ｎ）を用いて形成され、ソース拡散層ＩＳ
とアルミニウム配線層１６とを接続するものである。こ
のバリアメタル層１７はコンタクトホール１９に対して
自己整合的に形成されている。１８はフォトレジストパ
ターン（厚さ１０００ナノメータ）である。 つぎに、第１図（Ａ）〜（Ｄ）に従い、製造工程の説明
を行う。 工程（Ａ）：シリコン基板１１の主表面側に、ゲート絶
縁層１２、ゲート電極１３およびソース拡散層１５を順
次形成した後、眉間絶縁層１４を形成する。この眉間絶
縁層１４上に、開口パターンを有するフォトレジストパ
ターン１８を形成する。このフォトレジストパターン１
８をマスクとして層間絶縁層１４およびゲート絶縁層１
２をエツチングして、コンタクトホール１９を形成し、
ソース拡散層１５０表面を籠出させる。 工ｆｆ１（Ｂ）：ソース拡散層１５の露出表面およびフ
ォトレジストパターン１８の表面に、スパッタリング法
によりバリアメタル被膜１７ｍ、および１７ｂを形成す
る０本実施例では、フォトレジストパターン１８の厚さ
に比べてバリアメタル被膜の厚さが極めて薄いため、フ
ォトレジストパターン１８の側面にはバリアメタル被膜
は形成されない。 工程（Ｃ）：有機溶剤等を用いてフォトレジストパター
ン１８を除去する。このとき、フォトレジストパターン
１８の表面に形成されたバリアメタル被膜１７ｂも同時
に除去される。その結果、ソース拡散層１５の露出表面
すなわちコンタクトホールの底部にのみパリアメクル層
１７が形成される。 工１．（Ｄ）ニアルミニウムまたはアルミニウム合金を
堆積し、これを所定の形状にパターニングして、バリア
メタル層１７の表面に接する配線層１６を形成する。 なお、本発明は上記実施例に限るものではなく、コンタ
クトホールを過して二つの導電部を接続する場合におい
て、他の導電材を介在させる必要があるときには適用可
能である。例えば、多層配線構造のＭ ＯＳ型集積回路
において、下層配線（ポリシリコン、シリサイド等を用
いた配線）と上層配線（アルミニウム、アルミニウム合
金等を用いた配線）とをコンタクトホールを遇して接続
する場合に、上記実施例で説明した方法と同様の方法で
、下層配線の露出表面にバリアメタル層を形成すること
ができる。
本発明では、導電材をコンタクトホールに対して自己整
合的に形成し、これを介して二つの導電部を接続するた
め、コンタクトに要する部分の面積を小さくすることが
できるともに、電極反応を防止して腐蝕の発生を押さえ
ることができる。また、本発明の製造方法を用いること
により、製造工程を簡単にすることができる。
合的に形成し、これを介して二つの導電部を接続するた
め、コンタクトに要する部分の面積を小さくすることが
できるともに、電極反応を防止して腐蝕の発生を押さえ
ることができる。また、本発明の製造方法を用いること
により、製造工程を簡単にすることができる。
第１図は本発明における実施例の製造工程を示した断面
図、第２図および［３図は従来例を示した断面図である
。 １５・・・・・・第１の導電部 １６・・・・・・′ＩＭ３の導電部 １７・・・・・・第２の導電部 以上
図、第２図および［３図は従来例を示した断面図である
。 １５・・・・・・第１の導電部 １６・・・・・・′ＩＭ３の導電部 １７・・・・・・第２の導電部 以上
Claims (2)
- （１）半導体基板の主表面側に形成され、コンタクトホ
ールを有する絶縁層と、 上記コンタクトホールの下部に形成された第１の導電部
と、 上記コンタクトホールの内側に形成され上記第１の導電
部の表面に接する第２の導電部と、上記第２の導電部の
表面に接する第３の導電部とを有し、 上記第２の導電部は上記コンタクトホールに対して自己
整合的に形成されたものである 半導体装置。 - （２）第１の導電部が形成された半導体基板の主表面側
に絶縁層を形成する工程と、 上記絶縁層上に開口パターンを有するフォトレジストパ
ターンを形成する工程と、 上記フォトレジストパターンをマスクとして上記絶縁層
をエッチングして、コンタクトホールを形成し、上記第
１の導電部の表面を露出させる工程と、 上記第１の導電部の露出表面および上記フォトレジスト
パターンの表面に第２の導電部となる被膜を形成する工
程と、 上記第２の導電部となる被膜が形成された上記フォトレ
ジストパターンを除去して、上記第１の導電部の露出表
面に第２の導電部を形成する工程と、 上記第２の導電部の表面に接する第３の導電部を形成す
る工程と からなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10210990A JPH04717A (ja) | 1990-04-18 | 1990-04-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10210990A JPH04717A (ja) | 1990-04-18 | 1990-04-18 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04717A true JPH04717A (ja) | 1992-01-06 |
Family
ID=14318637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10210990A Pending JPH04717A (ja) | 1990-04-18 | 1990-04-18 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04717A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098134A (ja) * | 1995-06-22 | 1997-01-10 | Nec Corp | 半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5240968A (en) * | 1975-09-29 | 1977-03-30 | Toshiba Corp | Process for production of semiconductor device |
-
1990
- 1990-04-18 JP JP10210990A patent/JPH04717A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5240968A (en) * | 1975-09-29 | 1977-03-30 | Toshiba Corp | Process for production of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098134A (ja) * | 1995-06-22 | 1997-01-10 | Nec Corp | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5500080A (en) | Process of forming contact holes | |
| JPH1070244A (ja) | アナログ半導体装置及びその製造方法 | |
| US5600170A (en) | Interconnection structure of semiconductor device | |
| JP2944903B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JPH04717A (ja) | 半導体装置およびその製造方法 | |
| JPH10340953A (ja) | 半導体装置 | |
| JP2602848B2 (ja) | 半導体装置の製造方法 | |
| JP2550590B2 (ja) | 半導体装置の製造方法 | |
| US6468899B1 (en) | Contactless local interconnect process utilizing self-aligned silicide | |
| JPH073835B2 (ja) | 半導体装置 | |
| JP2809172B2 (ja) | 半導体装置 | |
| JPH0661227A (ja) | 半導体装置の製造方法 | |
| JPH11186386A (ja) | 半導体装置およびその製造方法 | |
| JPS61283145A (ja) | 半導体装置及びその製造方法 | |
| JPS60177652A (ja) | 半導体装置の製造方法 | |
| JPH0945767A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH02111052A (ja) | 多層配線形成法 | |
| JPS63147346A (ja) | 半導体集積回路装置 | |
| KR100336553B1 (ko) | 반도체장치의다층배선형성방법 | |
| KR100197129B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| JPH0542139B2 (ja) | ||
| JPS6239027A (ja) | 半導体装置の製造方法 | |
| JPS62156857A (ja) | メモリ素子を含む半導体装置の製造方法 | |
| JPH01207951A (ja) | 半導体装置 | |
| JPS63107043A (ja) | 半導体装置の導電線路の形成方法 |