JPH0661428A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0661428A JPH0661428A JP4209890A JP20989092A JPH0661428A JP H0661428 A JPH0661428 A JP H0661428A JP 4209890 A JP4209890 A JP 4209890A JP 20989092 A JP20989092 A JP 20989092A JP H0661428 A JPH0661428 A JP H0661428A
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- JP
- Japan
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- power supply
- chip
- semiconductor integrated
- integrated circuit
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】
【目的】フリップチップ実装方式の半導体集積回路にお
いて、チップ側と実装基板側の電源パッドの接続不良に
よる未接続を容易に検出可能とし、未接続電源パッドか
らの電流を補うための過電流によるエレクトロマイグレ
ーション等による断線の故障の発生を未然に防ぐ。 【構成】チップ１−１内を複数のエリア１−２に分割
し、各エリア１−２内の回路動作に必要な電流を供給す
る電源パッド１−５を、各エリア１−２毎に各種電源バ
ス１−３，１−４当り１個のみ設け、各エリア１−２間
においてはそれぞれの主電源バス１−３，１−４を接続
しない構成とする。これにより、チップ１−１を実装基
板に実装した時に電源パッド１−５，１−６の未接続が
発生した場合でも、電気的機能試験を行えば未接続電源
パッドより電流が供給されるべき回路が動作しないた
め、容易に未接続不良の検出が可能となる。
いて、チップ側と実装基板側の電源パッドの接続不良に
よる未接続を容易に検出可能とし、未接続電源パッドか
らの電流を補うための過電流によるエレクトロマイグレ
ーション等による断線の故障の発生を未然に防ぐ。 【構成】チップ１−１内を複数のエリア１−２に分割
し、各エリア１−２内の回路動作に必要な電流を供給す
る電源パッド１−５を、各エリア１−２毎に各種電源バ
ス１−３，１−４当り１個のみ設け、各エリア１−２間
においてはそれぞれの主電源バス１−３，１−４を接続
しない構成とする。これにより、チップ１−１を実装基
板に実装した時に電源パッド１−５，１−６の未接続が
発生した場合でも、電気的機能試験を行えば未接続電源
パッドより電流が供給されるべき回路が動作しないた
め、容易に未接続不良の検出が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にフリップチップ実装方式の半導体集積回路に関す
る。
特にフリップチップ実装方式の半導体集積回路に関す
る。
【０００２】
【従来の技術】従来の半導体集積回路は、図３に示すよ
うに、半導体集積回路チップ（以下、チップと記す）３
−８周辺に設けた電源パッド３−１，３−２からチップ
３−８内に設けた主電源バス３−３，３−４、副電源バ
ス３−５，３−６を通して回路を構成する各セル群３−
７へ電源を供給している。
うに、半導体集積回路チップ（以下、チップと記す）３
−８周辺に設けた電源パッド３−１，３−２からチップ
３−８内に設けた主電源バス３−３，３−４、副電源バ
ス３−５，３−６を通して回路を構成する各セル群３−
７へ電源を供給している。
【０００３】また、チップ３−８の実装に際しては、図
４に示すように、パッケージ４−１に、チップ４−２の
表面すなわちチップ側パッド４−３を上側に向けて固定
し、ワイヤボンディングもしくはＴＡＢ（Ｔａｐｅ Ａ
ｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）によってパッケー
ジ４−１との接続を行っている。さらに、チップ４−２
の載ったパッケージ４−１を半田付け等によって実装基
板に実装するのが一般的である。
４に示すように、パッケージ４−１に、チップ４−２の
表面すなわちチップ側パッド４−３を上側に向けて固定
し、ワイヤボンディングもしくはＴＡＢ（Ｔａｐｅ Ａ
ｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）によってパッケー
ジ４−１との接続を行っている。さらに、チップ４−２
の載ったパッケージ４−１を半田付け等によって実装基
板に実装するのが一般的である。
【０００４】また、パッケージ４−１へ接続した後に行
うボンディングの目視検査、チップ４−２の電気的機能
試験によって、チップ４−２とパッケージ４−１の接続
不良を検出することが可能であった。
うボンディングの目視検査、チップ４−２の電気的機能
試験によって、チップ４−２とパッケージ４−１の接続
不良を検出することが可能であった。
【０００５】
【発明が解決しようとする課題】この従来のワイヤボン
ディング，ＴＡＢ等の実装方式による半導体集積回路に
おいては、目視検査等によってパッドの接続不良を容易
に検出することが可能であった。しかし、近年において
は、半導体集積回路の高速化，高密度実装化のニーズに
よってチップを実装基板に半田ボール等によって直接接
続を行ういわゆるフリップチップ実装方式が開発されて
おり、このフリップチップ実装方式においては、従来目
視検査等によって検出することが可能であったバッドの
接続不良は、図５（ａ），（ｂ）に示すように、チップ
５−１と実装基板５−２の接続部がチップ５−１自体の
下側となってしまうため、目視による検査は不可能とな
るという問題点がある。
ディング，ＴＡＢ等の実装方式による半導体集積回路に
おいては、目視検査等によってパッドの接続不良を容易
に検出することが可能であった。しかし、近年において
は、半導体集積回路の高速化，高密度実装化のニーズに
よってチップを実装基板に半田ボール等によって直接接
続を行ういわゆるフリップチップ実装方式が開発されて
おり、このフリップチップ実装方式においては、従来目
視検査等によって検出することが可能であったバッドの
接続不良は、図５（ａ），（ｂ）に示すように、チップ
５−１と実装基板５−２の接続部がチップ５−１自体の
下側となってしまうため、目視による検査は不可能とな
るという問題点がある。
【０００６】また、電気的試験においては、ある主電源
バスに接続されている電源パッドの一部が接続不良によ
って未接続であっても、接続されている他の電源パッド
から主電源バスを通って電流が回り込むことによって回
路動作が行われるため、実装初期時に発見する事が困難
であり、この状態で回路動作を継続すると、主電源バス
の金属配線に設計上定められた電流よりも過大な電流が
流れ続けるために、エレクトロマイグレーションによる
金属配線の劣化が加速され、配線の断線による故障が発
生する可能性があるという問題点がある。
バスに接続されている電源パッドの一部が接続不良によ
って未接続であっても、接続されている他の電源パッド
から主電源バスを通って電流が回り込むことによって回
路動作が行われるため、実装初期時に発見する事が困難
であり、この状態で回路動作を継続すると、主電源バス
の金属配線に設計上定められた電流よりも過大な電流が
流れ続けるために、エレクトロマイグレーションによる
金属配線の劣化が加速され、配線の断線による故障が発
生する可能性があるという問題点がある。
【０００７】本発明の目的は、チップと実装基板の接続
不良の検出が可能で、配線の断線による故障の発生のな
い半導体集積回路を提供することにある。
不良の検出が可能で、配線の断線による故障の発生のな
い半導体集積回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、半導体集積回
路チップを実装用の基板に直接接続する半田ボール接続
を含むフリップチップ実装方式の半導体集積回路におい
て、前記半導体集積回路チップ内を電気的に複数のエリ
アに分割し、それぞれの前記エリア内の回路動作に必要
な電源パッドを前記複数のエリアのそれぞれに設け、前
記半導体集積回路チップ内のそれぞれの前記エリア間で
同電位となる電源配線を接続せずにそれぞれの前記エリ
アを独立させる。
路チップを実装用の基板に直接接続する半田ボール接続
を含むフリップチップ実装方式の半導体集積回路におい
て、前記半導体集積回路チップ内を電気的に複数のエリ
アに分割し、それぞれの前記エリア内の回路動作に必要
な電源パッドを前記複数のエリアのそれぞれに設け、前
記半導体集積回路チップ内のそれぞれの前記エリア間で
同電位となる電源配線を接続せずにそれぞれの前記エリ
アを独立させる。
【０００９】
【作用】前述したように、それぞれのエリア間の主電源
バスを分離する事によって、電源パッドの未接続が１個
所でも発生すると、本来未接続パッドより電流が供給さ
れるべき領域の回路が動作しないため、電気的機能試験
によって電源パッドの未接続が検出可能となる。
バスを分離する事によって、電源パッドの未接続が１個
所でも発生すると、本来未接続パッドより電流が供給さ
れるべき領域の回路が動作しないため、電気的機能試験
によって電源パッドの未接続が検出可能となる。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１（ａ），（ｂ）は本発明の第１の実施
例のチップの平面図及びＡ部の部分拡大平面図である。
例のチップの平面図及びＡ部の部分拡大平面図である。
【００１２】第１の実施例は、図１（ａ），（ｂ）に示
すように、チップ１−１内を一定の大きさに分割された
エリア１−２毎に、主電源バス１−３，１−４とそれぞ
れの電源バス１−３，１−４に接続された電源パッド１
−５，１−６をそれぞれ１個つづ設ける。それぞれの主
電源バス１−３，１−４からは、副電源バス１−７，１
−８を通して回路を構成する基本セル群１−９のそれぞ
れに電源を供給する。チップ１−１内のそれぞれの主電
源バス１−３，１−４は、エリア１−２間での接続を行
わずに独立に設け、エリア１−２間における電流のやり
取りは一切行わない構成とする。
すように、チップ１−１内を一定の大きさに分割された
エリア１−２毎に、主電源バス１−３，１−４とそれぞ
れの電源バス１−３，１−４に接続された電源パッド１
−５，１−６をそれぞれ１個つづ設ける。それぞれの主
電源バス１−３，１−４からは、副電源バス１−７，１
−８を通して回路を構成する基本セル群１−９のそれぞ
れに電源を供給する。チップ１−１内のそれぞれの主電
源バス１−３，１−４は、エリア１−２間での接続を行
わずに独立に設け、エリア１−２間における電流のやり
取りは一切行わない構成とする。
【００１３】このような構成にする事によって、チップ
１−１を実装基板にフリップチップ実装した時に、未接
続の電源パッド１−５，１−６がある場合は、電気的機
能試験を行えば、未接続の電源パッド１−５，１−６か
ら電流が供給されるべきエリア１２の回路は電流が供給
されないため回路が動作せずに不良となり、未接続の電
源パッド１−５，１−６の発生が検出可能となる。
１−１を実装基板にフリップチップ実装した時に、未接
続の電源パッド１−５，１−６がある場合は、電気的機
能試験を行えば、未接続の電源パッド１−５，１−６か
ら電流が供給されるべきエリア１２の回路は電流が供給
されないため回路が動作せずに不良となり、未接続の電
源パッド１−５，１−６の発生が検出可能となる。
【００１４】図２は本発明の第２の実施例のチップの平
面図である。
面図である。
【００１５】第２の実施例は図２に示すように、チップ
２−１内をサイズの小さなエリア２−２とサイズの大き
なエリア２−１０等の異なったサイズのエリアに分割
し、それぞれのエリア毎に独立した主電源バス２−３，
２−４および電源パッド２−５，２−６を設ける事も十
分に可能である。
２−１内をサイズの小さなエリア２−２とサイズの大き
なエリア２−１０等の異なったサイズのエリアに分割
し、それぞれのエリア毎に独立した主電源バス２−３，
２−４および電源パッド２−５，２−６を設ける事も十
分に可能である。
【００１６】
【発明の効果】以上説明したように本発明は、チップ内
を複数のエリアに分割し、それぞれのエリア内の回路動
作に必要とする電流を供給する電源パッドをそれぞれの
エリア毎に各種電源バス当り１個のみ設け、かつ各エリ
ア間の主電源バスを接続しない構成としたので、フリッ
プチップ実装において未接続の電源パッドが発生した場
合は、初期の電気的機能試験で不良となるため容易に検
出することが可能となり、検出することが不可能であっ
た場合の未接続電源パッドからの電流を補うための過電
流によるエレクトロマイグレーション等による故障の発
生を未然に防ぐことができるという効果を有する。
を複数のエリアに分割し、それぞれのエリア内の回路動
作に必要とする電流を供給する電源パッドをそれぞれの
エリア毎に各種電源バス当り１個のみ設け、かつ各エリ
ア間の主電源バスを接続しない構成としたので、フリッ
プチップ実装において未接続の電源パッドが発生した場
合は、初期の電気的機能試験で不良となるため容易に検
出することが可能となり、検出することが不可能であっ
た場合の未接続電源パッドからの電流を補うための過電
流によるエレクトロマイグレーション等による故障の発
生を未然に防ぐことができるという効果を有する。
【図１】本発明の第１の実施例のチップの平面図及びそ
のＡ部の部分拡大平面図である。
のＡ部の部分拡大平面図である。
【図２】本発明の第２の実施例のチップの平面図であ
る。
る。
【図３】従来の半導体集積回路のチップの一例の平面で
ある。
ある。
【図４】従来の半導体集積回路のワイヤボンディングに
よる実装の一例を示す斜視図である。
よる実装の一例を示す斜視図である。
【図５】従来の半導体集積回路のチップのフリップチッ
プ実装方式を説明する斜視図及び側面図である。
プ実装方式を説明する斜視図及び側面図である。
１−１，２−１，３−８，４−２，５−１ チップ １−２ エリア １−３，１−４，２−３，２−４，３−３，３−４
主電源バス １−５，１−６，２−５，２−６，３−１，３−２
電源パッド １−７，１−８，３−５，３−６ 副電源バス １−９，３−７ セル群 ２−２ 小サイズのエリア ２−１０ 大サイズのエリア ３−９ 信号用パッド ４−１ パッケージ ４−３ チップ側パッド ４−４ パッケージ側パッド ４−５ ボンディングワイヤ ５−２ 実装基板 ５−３ チップ側パッド群 ５−４ 基板側パッド群 ５−６ 半田ボール
主電源バス １−５，１−６，２−５，２−６，３−１，３−２
電源パッド １−７，１−８，３−５，３−６ 副電源バス １−９，３−７ セル群 ２−２ 小サイズのエリア ２−１０ 大サイズのエリア ３−９ 信号用パッド ４−１ パッケージ ４−３ チップ側パッド ４−４ パッケージ側パッド ４−５ ボンディングワイヤ ５−２ 実装基板 ５−３ チップ側パッド群 ５−４ 基板側パッド群 ５−６ 半田ボール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｒ 8406−4Ｍ Ｅ 8406−4Ｍ
Claims (2)
- 【請求項１】 半導体集積回路チップを実装用の基板に
直接接続する半田ボール接続を含むフリップチップ実装
方式の半導体集積回路において、前記半導体集積回路チ
ップ内を電気的に複数のエリアに分割し、それぞれの前
記エリア内の回路動作に必要な電源パッドを前記複数の
エリアのそれぞれに設けた事を特徴とする半導体集積回
路。 - 【請求項２】 前記半導体集積回路チップ内のそれぞれ
の前記エリア間で同電位となる電源配線を接続せずにそ
れぞれの前記エリアを独立させた事を特徴とする請求項
１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209890A JPH0661428A (ja) | 1992-08-06 | 1992-08-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209890A JPH0661428A (ja) | 1992-08-06 | 1992-08-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661428A true JPH0661428A (ja) | 1994-03-04 |
Family
ID=16580347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4209890A Pending JPH0661428A (ja) | 1992-08-06 | 1992-08-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661428A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100584064B1 (ko) * | 2003-09-16 | 2006-05-29 | 엔이씨 일렉트로닉스 가부시키가이샤 | 반도체 장치, 및 이러한 반도체 장치 내의 배선레이아웃을 자동으로 설계하기 위한 배선 레이아웃 설계시스템 |
| JP2009081293A (ja) * | 2007-09-26 | 2009-04-16 | Oki Semiconductor Co Ltd | 半導体チップ、及び複数の半導体チップが搭載された半導体装置 |
-
1992
- 1992-08-06 JP JP4209890A patent/JPH0661428A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100584064B1 (ko) * | 2003-09-16 | 2006-05-29 | 엔이씨 일렉트로닉스 가부시키가이샤 | 반도체 장치, 및 이러한 반도체 장치 내의 배선레이아웃을 자동으로 설계하기 위한 배선 레이아웃 설계시스템 |
| JP2009081293A (ja) * | 2007-09-26 | 2009-04-16 | Oki Semiconductor Co Ltd | 半導体チップ、及び複数の半導体チップが搭載された半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981110 |