JPH1174407A - 半導体装置 - Google Patents

半導体装置

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JPH1174407A
JPH1174407A JP9234272A JP23427297A JPH1174407A JP H1174407 A JPH1174407 A JP H1174407A JP 9234272 A JP9234272 A JP 9234272A JP 23427297 A JP23427297 A JP 23427297A JP H1174407 A JPH1174407 A JP H1174407A
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semiconductor device
electrode terminals
solder ball
solder
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尚 中村
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 ＢＧＡやＣＳＰ等の面実装パッケージで形成
され、電源電極端子及びアース電極端子の間でのショー
トを防止することができる半導体装置を得る。 【解決手段】 パッケージ２の実装面６上に形成する半
田ボール３において、電源電極端子をなす半田ボール３
ａとアース電極端子をなす半田ボール３ｂとの間に、少
なくとも１つの信号電極端子をなす半田ボール３ｃを配
置して設けるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にＢＧＡ（Ball Grid Array）、ＣＳＰ（Chip Sc
ale Package）等、外部電極端子に半田ボールを使用し
た多ピンの面実装パッケージにおける電極配置に関する
ものである。
【０００２】
【従来の技術】メモリＩＣやＡＳＩＣ等の分野では、高
速化、多ピン化及び小型化の要求から、従来のＱＦＰ等
のような外部電極端子にピンを使用したパッケージでは
対応できなくなっていた。このため、外部電極端子に半
田ボールを使用したＢＧＡ、ＣＳＰ等のような薄く小形
で外部電極端子数の多いパッケージが開発され、このよ
うなパッケージでは、多端子化及び小型化を行うため
に、外部電極端子をなす半田ボールのピッチは１ｍｍ以
下となるように形成されていた。
【０００３】図７は、従来の半導体装置における実装面
の例を示した平面図である。図７において、半導体装置
１００は、パッケージ１０１における実装面１０２上に
それぞれの外部電極端子をなす各半田ボールがそれぞれ
形成されている。実装面１０２上に形成された各半田ボ
ールは、電源電極端子をなす半田ボール１０３ａ、アー
ス電極端子をなす半田ボール１０３ｂ、並びに電源電極
端子及びアース電極端子以外の外部電極端子である信号
電極端子をなす半田ボール１０３ｃからなる。
【０００４】
【発明が解決しようとする課題】ここで、半田ボール間
のピッチが１ｍｍ以下になると、実装の際に半田ショー
トや、固定異物又は可動異物による電極端子間のショー
トが発生しやすくなる。しかし、ＢＧＡやＣＳＰ等の面
実装パッケージにおいては、このようなショートを、Ｑ
ＦＰ等のピンを使用したパッケージのように目視やプロ
ービングで発見することは不可能である。このため、Ｂ
ＧＡやＣＳＰ等の面実装パッケージにおける電極端子間
のショート等の接続不良を検出する方法として、バウン
ダリスキャンがあった。
【０００５】上記バウンダリスキャンは、電源電極端子
及びアース電極端子以外の外部電極端子である信号電極
端子が絡んだショート、すなわち、信号電極端子間、信
号電極端子と電源電極端子との間、及び信号電極端子と
アース電極端子との間で生じたショートを電気的に検出
することができる。しかし、図７で示したように、半田
ボール１０３ａ及び１０３ｂを隣接させて形成した場
合、半田ボールのピッチが１ｍｍ以下になると、電源電
極端子とアース電極端子との間で半田くず等の異物によ
ってショートする可能性が大きくなる。これに対して、
電源電極端子とアース電極端子との間で生じたショート
は、バウンダリスキャンでは検出することができないと
いう問題があった。
【０００６】本発明は、上記のような問題を解決するた
めになされたものであり、ＢＧＡやＣＳＰ等の面実装パ
ッケージで形成され、電源電極端子及びアース電極端子
の間でのショートを防止することができる半導体装置を
得ることを目的とする。
【０００７】なお、本発明と目的が異なるが、電源リー
ドと接地リードとの間に２本の信号リードを配置するこ
とによって、電源電位及び接地電位の変動を抑えてトラ
ンジスタの誤動作を防止した、外部電極端子にリードを
使用する半導体装置が、特開平６−１５１６８８号公報
で開示されている。
【０００８】
【課題を解決するための手段】この発明に係る半導体装
置は、各外部電極端子に半田ボールをそれぞれ使用した
面実装パッケージで形成される半導体装置において、極
性の異なる電源電極端子を隣接させないように、各外部
電極端子を配置するものである。
【０００９】また、この発明に係る半導体装置は、請求
項１において、上記面実装パッケージにおける外部電極
端子の半田ボールピッチは、１ｍｍ以下であるものであ
る。
【００１０】また、この発明に係る半導体装置は、請求
項１又は請求項２のいずれかにおいて、極性の異なる電
源電極端子間に、電源電極端子とは異なる少なくとも１
つの信号電極端子を設けるように、上記各外部電極端子
を配置するものである。
【００１１】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体装置の例を示した斜視図であり、図２は、図１で
示した半導体装置の側面図である。図１及び図２におい
て、半導体装置１は、パッケージ２における実装面上に
それぞれの外部電極端子をなす各半田ボール３がそれぞ
れ形成されており、ＢＧＡ又はＣＳＰ等で形成されてい
る。該各半田ボール３は、１ｍｍ以下のピッチでそれぞ
れ形成されており、例えば１.５ｃｍ角の実装面を有す
るパッケージ２において、該実装面上には１５０個以上
の半田ボール３が形成されている。なお、本実施の形態
１においては、分かりやすいように半田ボール３の数を
少なく示している。
【００１２】図３は、図１及び図２で示した半導体装置
１を実装基板上に実装した状態を示す側面図である。図
３において、実装基板５上に形成された配線パターン
（図示せず）における所定の位置に配置された各半田ボ
ール３は、加熱されて熱溶融することによって実装基板
５上にそれぞれ接続される。図４は、半導体装置１にお
ける実装面の例を示した平面図である。図４において、
パッケージ２の実装面６上に形成された各半田ボール３
は、電源電極端子をなす半田ボール３ａ、アース電極端
子をなす半田ボール３ｂ、並びに電源電極端子及びアー
ス電極端子以外の外部電極端子である信号電極端子をな
す半田ボール３ｃで構成されている。
【００１３】半田ボール３ａと３ｂとの間には、少なく
とも１つの半田ボール３ｃが設けられており、半田ボー
ル３ａと３ｂが隣接しないように半田ボール３ａ〜３ｃ
がそれぞれ配置されて形成されている。このようにする
ことによって、外部電極端子間のショートを引き起こす
半田くず等の異物は、大きさが１ｍｍ以下であることか
ら、半田くず等の異物によって外部電極端子間がショー
トしたとしても、ほとんどすべて電源電極端子と信号電
極端子との間、又はアース電極端子と信号電極端子との
間で生じるショートであり、電源電極端子とアース電極
端子との間でショートが発生し難い。このため、これら
の電極端子間のショートは、バウンダリスキャンで検出
することができる。
【００１４】なお、外部電極端子間のショートを引き起
こす半田くず等の異物は、通常大きさが１ｍｍ以下であ
ることから、半田ボール３ａと３ｂとの間の間隔を電極
端子間のショートが発生し難くなるぐらいまで広げるよ
うにしてもよい。図５及び図６は、このようにした場合
の半導体装置１の実装面の例を示した平面図である。図
５では、半田ボール３ａと半田ボール３ｂとの間は、一
定の半田ボールピッチに対して少なくとも１つ以上半田
ボール３を設けないようにしており、このようにするこ
とによって、電源電極端子とアース電極端子との間でシ
ョートが発生し難くすることができる。また図６では、
半田ボール３ａと半田ボール３ｂとの間のみ半田ボール
ピッチを大きくしており、このようにすることによっ
て、電源電極端子とアース電極端子との間でショートが
発生し難くすることができる。
【００１５】このように、本発明の実施の形態１におけ
る半導体装置は、パッケージ２の実装面６上に形成する
半田ボール３において、電源電極端子をなす半田ボール
３ａとアース電極端子をなす半田ボール３ｂとの間に、
少なくとも１つの信号電極端子をなす半田ボール３ｃを
配置して設けるようにした、このことから、実装基板に
実装した後、バウンダリスキャンで検出することができ
なかった電源電極端子とアース電極端子とのショートを
発生し難くすることができ、バウンダリスキャンによる
各電極端子間で生じたショート検出率を大幅に向上さ
せ、半導体装置の実装時の信頼性を大幅に向上させるこ
とができる。
【００１６】
【発明の効果】請求項１に係る半導体装置は、極性の異
なる電源電極端子を隣接させないように、各外部電極端
子を配置したことから、実装基板に実装した後、バウン
ダリスキャンで検出することができなかった電源電極端
子とアース電極端子とのショートを発生し難くすること
ができ、バウンダリスキャンによる各電極端子間で生じ
たショート検出率を大幅に向上させ、半導体装置の実装
時の信頼性を大幅に向上させることができる。
【００１７】請求項２に係る半導体装置は、請求項１に
おいて、具体的には、上記面実装パッケージにおける外
部電極端子の半田ボールピッチは、１ｍｍ以下である。
このことから、外部電極端子間のショートを引き起こす
半田くず等の異物は、大きさが１ｍｍ以下であり、半田
くず等の異物によって外部電極端子間がショートしたと
しても、電源電極端子とアース電極端子との間でショー
トが発生せず、電源電極端子と信号電極端子との間、又
はアース電極端子と信号電極端子との間で生じるショー
トである。このため、これらの電極端子間のショート
は、バウンダリスキャンで検出することができ、半導体
装置の実装時の信頼性を大幅に向上させることができ
る。
【００１８】請求項３に係る半導体装置は、請求項１又
は請求項２において、具体的には、極性の異なる電源電
極端子間に、電源電極端子とは異なる少なくとも１つの
信号電極端子を設けるように、上記各外部電極端子を配
置した。このことから、電源電極端子とアース電極端子
との間でショートが発生し難く、半田くず等の異物によ
って生じる外部電極端子間のショートは、ほとんどすべ
て電源電極端子と信号電極端子との間、又はアース電極
端子と信号電極端子との間で生じるショートである。こ
のため、これらの電極端子間のショートは、バウンダリ
スキャンで検出することができ、半導体装置の実装時の
信頼性を大幅に向上させることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の
例を示した斜視図である。
【図２】 図１で示した半導体装置の側面図である。
【図３】 図１及び図２で示した半導体装置１を実装基
板上に実装した状態を示す側面図である。
【図４】 図１及び図２で示した半導体装置１における
実装面の例を示した平面図である。
【図５】 図１及び図２で示した半導体装置１の実装面
の他の例を示した平面図である。
【図６】 図１及び図２で示した半導体装置１の実装面
の他の例を示した平面図である。
【図７】 従来の半導体装置における実装面の例を示し
た平面図である。
【符号の説明】
１ 半導体装置、 ２ パッケージ、 ３ 半田ボー
ル、 ３ａ 電源電極端子をなす半田ボール、 ３ｂ
アース電極端子をなす半田ボール、 ３ｃ 信号電極端
子をなす半田ボール、 ６ 実装面

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 各外部電極端子に半田ボールをそれぞれ
    使用した面実装パッケージで形成される半導体装置にお
    いて、 極性の異なる電源電極端子を隣接させないように、上記
    各外部電極端子を配置することを特徴とする半導体装
    置。
  2. 【請求項２】 上記面実装パッケージにおける外部電極
    端子の半田ボールピッチは、１ｍｍ以下であることを特
    徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 極性の異なる電源電極端子間に、電源電
    極端子とは異なる少なくとも１つの信号電極端子を設け
    るように、上記各外部電極端子を配置することを特徴と
    する請求項１又は請求項２のいずれかに記載の半導体装
    置。
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