JPH0546381A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH0546381A JPH0546381A JP3207035A JP20703591A JPH0546381A JP H0546381 A JPH0546381 A JP H0546381A JP 3207035 A JP3207035 A JP 3207035A JP 20703591 A JP20703591 A JP 20703591A JP H0546381 A JPH0546381 A JP H0546381A
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Abstract
(57)【要約】
【目的】 即値演算を含む演算処理のためにＣＰＵが発
行する命令を簡略化し、かつデータ転送のための内部バ
スの配線数を減らして該内部バスに接続される機能ブロ
ックのインターフェースを簡素化する。 【構成】 第１の内部バス１０１上のデータを保持する
ための第１の保持レジスタ１をＡＬＵ４に直接接続する
一方で、第２の内部バス１０２上のデータを保持するた
めの第２の保持レジスタ２とＡＬＵ４との間にＣＰＵ６
から制御指令１０５が与えられる即値生成回路３を介在
させる。即値生成回路３は、制御指令１０５に従って自
己が生成した即値データと第２の保持レジスタ２が保持
しているデータとのうちのいずれか一方をＡＬＵ４に与
える。ＡＬＵ４から出力される演算結果データは、第３
の保持レジスタ５を通して第２の内部バス１０２へ出力
される。
行する命令を簡略化し、かつデータ転送のための内部バ
スの配線数を減らして該内部バスに接続される機能ブロ
ックのインターフェースを簡素化する。 【構成】 第１の内部バス１０１上のデータを保持する
ための第１の保持レジスタ１をＡＬＵ４に直接接続する
一方で、第２の内部バス１０２上のデータを保持するた
めの第２の保持レジスタ２とＡＬＵ４との間にＣＰＵ６
から制御指令１０５が与えられる即値生成回路３を介在
させる。即値生成回路３は、制御指令１０５に従って自
己が生成した即値データと第２の保持レジスタ２が保持
しているデータとのうちのいずれか一方をＡＬＵ４に与
える。ＡＬＵ４から出力される演算結果データは、第３
の保持レジスタ５を通して第２の内部バス１０２へ出力
される。
Description
【０００１】
【産業上の利用分野】本発明は、即値演算を含む演算処
理を実行するためのデータ処理装置に関するものであ
る。
理を実行するためのデータ処理装置に関するものであ
る。
【０００２】
【従来の技術】図２は、従来のデータ処理装置のブロッ
ク図を示したものである。同図において、１は第１の内
部バス１０１上のデータを保持するための第１の保持レ
ジスタであり、２は第２の内部バス１０２上のデータを
保持するための第２の保持レジスタである。４は、第１
の保持レジスタ１が保持しているデータと第２の保持レ
ジスタ２が保持しているデータとを２つの入力データと
して該２つの入力データの間の算術演算又は論理演算を
実行し、該演算の結果を演算結果データとして出力する
演算器（以下、ＡＬＵという。）である。５は、ＡＬＵ
４から出力された演算結果データを保持し、かつ該保持
した演算結果データを第３の内部バス１０３へ出力する
第３の保持レジスタである。６は、中央処理装置（以
下、ＣＰＵという。）であって、第２の内部バス１０２
に接続される一方でＡＬＵ４に演算指令１０６を与える
ものである。７及び８は、各々第１〜第３の内部バス１
０１，１０２，１０３のいずれにも接続される第１及び
第２の機能ブロックである。
ク図を示したものである。同図において、１は第１の内
部バス１０１上のデータを保持するための第１の保持レ
ジスタであり、２は第２の内部バス１０２上のデータを
保持するための第２の保持レジスタである。４は、第１
の保持レジスタ１が保持しているデータと第２の保持レ
ジスタ２が保持しているデータとを２つの入力データと
して該２つの入力データの間の算術演算又は論理演算を
実行し、該演算の結果を演算結果データとして出力する
演算器（以下、ＡＬＵという。）である。５は、ＡＬＵ
４から出力された演算結果データを保持し、かつ該保持
した演算結果データを第３の内部バス１０３へ出力する
第３の保持レジスタである。６は、中央処理装置（以
下、ＣＰＵという。）であって、第２の内部バス１０２
に接続される一方でＡＬＵ４に演算指令１０６を与える
ものである。７及び８は、各々第１〜第３の内部バス１
０１，１０２，１０３のいずれにも接続される第１及び
第２の機能ブロックである。
【０００３】以上のように構成された従来のデータ処理
装置について、以下にその動作を説明する。
装置について、以下にその動作を説明する。
【０００４】まず、第１の機能ブロック７が有するデー
タと第２の機能ブロック８が有するデータとの間で演算
を実行し、演算結果データを第２の機能ブロック８に書
き込む演算動作について説明する。この演算動作を指示
する命令をＣＰＵ６が発行すると、まず第１の機能ブロ
ック７が第１の内部バス１０１に接続されるとともに、
第２の機能ブロック８が第２及び第３の内部バス１０
２，１０３に接続される。そして、第１の機能ブロック
７から一方のデータが第１の内部バス１０１を通して第
１の保持レジスタ１に格納され、第２の機能ブロック８
から他方のデータが第２の内部バス１０２を通して第２
の保持レジスタ２に格納される。この後、ＡＬＵ４は、
第１の保持レジスタ１が保持しているデータと第２の保
持レジスタ２が保持しているデータとを２つの入力デー
タとして、ＣＰＵ６から与えられた演算指令１０６に従
って該２つの入力データの間の演算を実行し、該演算の
結果を演算結果データとして出力する。この演算結果デ
ータは、第３の保持レジスタ５に格納され、該第３の保
持レジスタ５から第３の内部バス１０３を通して第２の
機能ブロック８に書き込まれる。
タと第２の機能ブロック８が有するデータとの間で演算
を実行し、演算結果データを第２の機能ブロック８に書
き込む演算動作について説明する。この演算動作を指示
する命令をＣＰＵ６が発行すると、まず第１の機能ブロ
ック７が第１の内部バス１０１に接続されるとともに、
第２の機能ブロック８が第２及び第３の内部バス１０
２，１０３に接続される。そして、第１の機能ブロック
７から一方のデータが第１の内部バス１０１を通して第
１の保持レジスタ１に格納され、第２の機能ブロック８
から他方のデータが第２の内部バス１０２を通して第２
の保持レジスタ２に格納される。この後、ＡＬＵ４は、
第１の保持レジスタ１が保持しているデータと第２の保
持レジスタ２が保持しているデータとを２つの入力デー
タとして、ＣＰＵ６から与えられた演算指令１０６に従
って該２つの入力データの間の演算を実行し、該演算の
結果を演算結果データとして出力する。この演算結果デ
ータは、第３の保持レジスタ５に格納され、該第３の保
持レジスタ５から第３の内部バス１０３を通して第２の
機能ブロック８に書き込まれる。
【０００５】次に、第１の機能ブロック７が有するデー
タと即値データ（イミディエート・データ）との間で演
算を実行し、演算結果データを第２の機能ブロック８に
書き込む即値演算動作について説明する。この即値演算
動作を指示する命令をＣＰＵ６が発行すると、まず第１
の機能ブロック７が第１の内部バス１０１に接続され、
第２の機能ブロック８が第３の内部バス１０３に接続さ
れるとともに、ＣＰＵ６が第２の内部バス１０２に接続
される。そして、第１の機能ブロック７から一方のデー
タが第１の内部バス１０１を通して第１の保持レジスタ
１に格納され、ＣＰＵ６から即値データが第２の内部バ
ス１０２を通して第２の保持レジスタ２に格納される。
この後、ＡＬＵ４は、第１の保持レジスタ１が保持して
いるデータと第２の保持レジスタ２が保持しているデー
タとを２つの入力データとして、ＣＰＵ６から与えられ
た演算指令１０６に従って該２つの入力データの間の演
算を実行し、該演算の結果を演算結果データとして出力
する。この演算結果データは、第３の保持レジスタ５に
格納され、該第３の保持レジスタ５から第３の内部バス
１０３を通して第２の機能ブロック８に書き込まれる。
タと即値データ（イミディエート・データ）との間で演
算を実行し、演算結果データを第２の機能ブロック８に
書き込む即値演算動作について説明する。この即値演算
動作を指示する命令をＣＰＵ６が発行すると、まず第１
の機能ブロック７が第１の内部バス１０１に接続され、
第２の機能ブロック８が第３の内部バス１０３に接続さ
れるとともに、ＣＰＵ６が第２の内部バス１０２に接続
される。そして、第１の機能ブロック７から一方のデー
タが第１の内部バス１０１を通して第１の保持レジスタ
１に格納され、ＣＰＵ６から即値データが第２の内部バ
ス１０２を通して第２の保持レジスタ２に格納される。
この後、ＡＬＵ４は、第１の保持レジスタ１が保持して
いるデータと第２の保持レジスタ２が保持しているデー
タとを２つの入力データとして、ＣＰＵ６から与えられ
た演算指令１０６に従って該２つの入力データの間の演
算を実行し、該演算の結果を演算結果データとして出力
する。この演算結果データは、第３の保持レジスタ５に
格納され、該第３の保持レジスタ５から第３の内部バス
１０３を通して第２の機能ブロック８に書き込まれる。
【０００６】
【発明が解決しようとする課題】上記のとおり従来のデ
ータ処理装置では、ＣＰＵ６は、即値演算動作に際して
第１の機能ブロック７、ＣＰＵ６自身及び第２の機能ブ
ロック８の各々を第１〜第３の内部バス１０１，１０
２，１０３にそれぞれ接続するための命令を発行する必
要があった。このため、ＣＰＵ６が発行する命令のソー
ス及びディスティネーションの指定が複雑となる問題が
あった。
ータ処理装置では、ＣＰＵ６は、即値演算動作に際して
第１の機能ブロック７、ＣＰＵ６自身及び第２の機能ブ
ロック８の各々を第１〜第３の内部バス１０１，１０
２，１０３にそれぞれ接続するための命令を発行する必
要があった。このため、ＣＰＵ６が発行する命令のソー
ス及びディスティネーションの指定が複雑となる問題が
あった。
【０００７】また、ＡＬＵ４に即値データを与えるため
に１組の内部バス（第２の内部バス１０２）を用いてい
たので、全部で３組の内部バス（第１〜第３の内部バス
１０１，１０２，１０３）を設ける必要があった。した
がって、データ転送のための内部バスの配線数が多くな
り、該内部バスと各機能ブロック７，８との間のインタ
ーフェースが複雑になる問題もあった。
に１組の内部バス（第２の内部バス１０２）を用いてい
たので、全部で３組の内部バス（第１〜第３の内部バス
１０１，１０２，１０３）を設ける必要があった。した
がって、データ転送のための内部バスの配線数が多くな
り、該内部バスと各機能ブロック７，８との間のインタ
ーフェースが複雑になる問題もあった。
【０００８】本発明の目的は、即値演算を含む演算処理
のためにＣＰＵが発行する命令を簡略化し、かつデータ
転送のための内部バスの配線数を減らして該内部バスに
接続される機能ブロックのインターフェースを簡素化す
ることにある。
のためにＣＰＵが発行する命令を簡略化し、かつデータ
転送のための内部バスの配線数を減らして該内部バスに
接続される機能ブロックのインターフェースを簡素化す
ることにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、ＣＰＵと第１及び第２の内部バスとを備
えたデータ処理装置において、第１の内部バス上のデー
タを保持するための第１の保持レジスタをＡＬＵに直接
接続する一方で、第２の内部バス上のデータを保持する
ための第２の保持レジスタとＡＬＵとの間にＣＰＵの制
御を受ける即値生成回路を介在させ、該即値生成回路
は、ＣＰＵによる制御の下で自己が生成した即値データ
と第２の保持レジスタが保持しているデータとのうちの
いずれか一方をＡＬＵに与える構成を採用することによ
り、内部バスを介さずにＡＬＵに即値データを与えるよ
うにしたものである。
めに本発明は、ＣＰＵと第１及び第２の内部バスとを備
えたデータ処理装置において、第１の内部バス上のデー
タを保持するための第１の保持レジスタをＡＬＵに直接
接続する一方で、第２の内部バス上のデータを保持する
ための第２の保持レジスタとＡＬＵとの間にＣＰＵの制
御を受ける即値生成回路を介在させ、該即値生成回路
は、ＣＰＵによる制御の下で自己が生成した即値データ
と第２の保持レジスタが保持しているデータとのうちの
いずれか一方をＡＬＵに与える構成を採用することによ
り、内部バスを介さずにＡＬＵに即値データを与えるよ
うにしたものである。
【００１０】具体的に説明すると、本発明は、第１の内
部バス上のデータを保持するための第１の保持レジスタ
と、第２の内部バス上のデータを保持するための第２の
保持レジスタと、ＣＰＵから制御指令が与えられ該制御
指令が即値データの生成を指示する指令である場合は即
値データを生成しかつ該生成した即値データを出力し該
制御指令が即値データの生成を指示する指令でない場合
は第２の保持レジスタが保持しているデータをそのまま
出力する即値生成回路と、第１の保持レジスタが保持し
ているデータと即値生成回路から出力されたデータとを
２つの入力データとしＣＰＵから与えられた演算指令に
従って該２つの入力データの間の演算を実行し該演算の
結果を演算結果データとして出力するＡＬＵと、該ＡＬ
Ｕから出力された演算結果データを保持しかつ該保持し
た演算結果データを第２の内部バスへ出力する第３の保
持レジスタとを備えた構成を採用したものである。
部バス上のデータを保持するための第１の保持レジスタ
と、第２の内部バス上のデータを保持するための第２の
保持レジスタと、ＣＰＵから制御指令が与えられ該制御
指令が即値データの生成を指示する指令である場合は即
値データを生成しかつ該生成した即値データを出力し該
制御指令が即値データの生成を指示する指令でない場合
は第２の保持レジスタが保持しているデータをそのまま
出力する即値生成回路と、第１の保持レジスタが保持し
ているデータと即値生成回路から出力されたデータとを
２つの入力データとしＣＰＵから与えられた演算指令に
従って該２つの入力データの間の演算を実行し該演算の
結果を演算結果データとして出力するＡＬＵと、該ＡＬ
Ｕから出力された演算結果データを保持しかつ該保持し
た演算結果データを第２の内部バスへ出力する第３の保
持レジスタとを備えた構成を採用したものである。
【００１１】
【作用】本発明によれば、第１の内部バス上のデータと
第２の内部バス上のデータとの間で演算を実行し演算結
果データを第２の内部バス上へ出力する演算動作は、次
のようにして進められる。まず、第１の内部バス上のデ
ータが第１の保持レジスタに格納され、第２の内部バス
上のデータが第２の保持レジスタに格納される。即値生
成回路にはＣＰＵから即値データの生成を指示する指令
ではない制御指令が与えられ、該即値生成回路は第２の
保持レジスタが保持しているデータをＡＬＵに対してそ
のまま出力する。この後、ＡＬＵは、第１の保持レジス
タが保持しているデータと即値生成回路から出力された
データすなわち第２の保持レジスタが保持しているデー
タとを２つの入力データとして、ＣＰＵから与えられた
演算指令に従って該２つの入力データの間の演算を実行
し、該演算の結果を演算結果データとして出力する。こ
の演算結果データは、第３の保持レジスタに格納され、
該第３の保持レジスタから第２の内部バス上へ出力され
る。
第２の内部バス上のデータとの間で演算を実行し演算結
果データを第２の内部バス上へ出力する演算動作は、次
のようにして進められる。まず、第１の内部バス上のデ
ータが第１の保持レジスタに格納され、第２の内部バス
上のデータが第２の保持レジスタに格納される。即値生
成回路にはＣＰＵから即値データの生成を指示する指令
ではない制御指令が与えられ、該即値生成回路は第２の
保持レジスタが保持しているデータをＡＬＵに対してそ
のまま出力する。この後、ＡＬＵは、第１の保持レジス
タが保持しているデータと即値生成回路から出力された
データすなわち第２の保持レジスタが保持しているデー
タとを２つの入力データとして、ＣＰＵから与えられた
演算指令に従って該２つの入力データの間の演算を実行
し、該演算の結果を演算結果データとして出力する。こ
の演算結果データは、第３の保持レジスタに格納され、
該第３の保持レジスタから第２の内部バス上へ出力され
る。
【００１２】一方、第１の内部バス上のデータと即値デ
ータとの間で演算を実行し演算結果データを第２の内部
バス上へ出力する演算動作は、次のようにして進められ
る。まず、第１の内部バス上のデータが第１の保持レジ
スタに格納される。即値生成回路にはＣＰＵから即値デ
ータの生成を指示する制御指令が与えられ、該即値生成
回路は、ＣＰＵから与えられた制御指令に従って即値デ
ータを生成し、該生成した即値データを出力する。この
後、ＡＬＵは、第１の保持レジスタが保持しているデー
タと即値生成回路から出力されたデータすなわち即値デ
ータとを２つの入力データとして、ＣＰＵから与えられ
た演算指令に従って該２つの入力データの間の演算を実
行し、該演算の結果を演算結果データとして出力する。
この演算結果データは、第３の保持レジスタに格納さ
れ、該第３の保持レジスタから第２の内部バス上へ出力
される。
ータとの間で演算を実行し演算結果データを第２の内部
バス上へ出力する演算動作は、次のようにして進められ
る。まず、第１の内部バス上のデータが第１の保持レジ
スタに格納される。即値生成回路にはＣＰＵから即値デ
ータの生成を指示する制御指令が与えられ、該即値生成
回路は、ＣＰＵから与えられた制御指令に従って即値デ
ータを生成し、該生成した即値データを出力する。この
後、ＡＬＵは、第１の保持レジスタが保持しているデー
タと即値生成回路から出力されたデータすなわち即値デ
ータとを２つの入力データとして、ＣＰＵから与えられ
た演算指令に従って該２つの入力データの間の演算を実
行し、該演算の結果を演算結果データとして出力する。
この演算結果データは、第３の保持レジスタに格納さ
れ、該第３の保持レジスタから第２の内部バス上へ出力
される。
【００１３】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００１４】図１は、本発明の実施例に係るデータ処理
装置のブロック図を示したものである。同図において、
１は第１の内部バス１０１上のデータを保持するための
第１の保持レジスタであり、２は第２の内部バス１０２
上のデータを保持するための第２の保持レジスタであ
る。３は、制御指令１０５が与えられ、該制御指令１０
５が即値データの生成を指示する指令である場合は即値
データを生成しかつ該生成した即値データを出力し、該
制御指令１０５が即値データの生成を指示する指令でな
い場合は第２の保持レジスタ２が保持しているデータを
そのまま出力する即値生成回路である。４は、第１の保
持レジスタ１が保持しているデータと即値生成回路３か
ら出力されたデータとを２つの入力データとして該２つ
の入力データの間の算術演算又は論理演算を実行し、該
演算の結果を演算結果データとして出力するＡＬＵであ
る。５は、ＡＬＵ４から出力された演算結果データを保
持し、かつ該保持した演算結果データを第２の内部バス
１０２へ出力する第３の保持レジスタである。６は、Ｃ
ＰＵであって、即値生成回路３に前記の制御指令１０５
を与えるとともにＡＬＵ４に演算指令１０６を与えるも
のである。７及び８は、各々第１及び第２の内部バス１
０１，１０２のいずれにも接続される第１及び第２の機
能ブロックである。
装置のブロック図を示したものである。同図において、
１は第１の内部バス１０１上のデータを保持するための
第１の保持レジスタであり、２は第２の内部バス１０２
上のデータを保持するための第２の保持レジスタであ
る。３は、制御指令１０５が与えられ、該制御指令１０
５が即値データの生成を指示する指令である場合は即値
データを生成しかつ該生成した即値データを出力し、該
制御指令１０５が即値データの生成を指示する指令でな
い場合は第２の保持レジスタ２が保持しているデータを
そのまま出力する即値生成回路である。４は、第１の保
持レジスタ１が保持しているデータと即値生成回路３か
ら出力されたデータとを２つの入力データとして該２つ
の入力データの間の算術演算又は論理演算を実行し、該
演算の結果を演算結果データとして出力するＡＬＵであ
る。５は、ＡＬＵ４から出力された演算結果データを保
持し、かつ該保持した演算結果データを第２の内部バス
１０２へ出力する第３の保持レジスタである。６は、Ｃ
ＰＵであって、即値生成回路３に前記の制御指令１０５
を与えるとともにＡＬＵ４に演算指令１０６を与えるも
のである。７及び８は、各々第１及び第２の内部バス１
０１，１０２のいずれにも接続される第１及び第２の機
能ブロックである。
【００１５】以上のように構成された本実施例に係るデ
ータ処理装置について、以下にその動作を説明する。
ータ処理装置について、以下にその動作を説明する。
【００１６】まず、第１の機能ブロック７が有するデー
タと第２の機能ブロック８が有するデータとの間で演算
を実行し、演算結果データを第２の機能ブロック８に書
き込む演算動作について説明する。この演算動作を指示
する命令をＣＰＵ６が発行すると、まず第１の機能ブロ
ック７が第１の内部バス１０１に接続されるとともに、
第２の機能ブロック８が第２の内部バス１０２に接続さ
れる。そして、第１の機能ブロック７から一方のデータ
が第１の内部バス１０１を通して第１の保持レジスタ１
に格納され、第２の機能ブロック８から他方のデータが
第２の内部バス１０２を通して第２の保持レジスタ２に
格納される。一方、即値生成回路３にはＣＰＵ６から即
値データの生成を指示する指令ではない制御指令１０５
が与えられ、該即値生成回路３は、第２の保持レジスタ
２が保持しているデータをＡＬＵ４に対してそのまま出
力する。この後、ＡＬＵ４は、第１の保持レジスタ１が
保持しているデータと即値生成回路３から出力されたデ
ータすなわち第２の保持レジスタ２が保持しているデー
タとを２つの入力データとして、ＣＰＵ６から与えられ
た演算指令１０６に従って該２つの入力データの間の演
算を実行し、該演算の結果を演算結果データとして出力
する。この演算結果データは、第３の保持レジスタ５に
格納され、該第３の保持レジスタ５から第２の内部バス
１０２を通して第２の機能ブロック８に書き込まれる。
タと第２の機能ブロック８が有するデータとの間で演算
を実行し、演算結果データを第２の機能ブロック８に書
き込む演算動作について説明する。この演算動作を指示
する命令をＣＰＵ６が発行すると、まず第１の機能ブロ
ック７が第１の内部バス１０１に接続されるとともに、
第２の機能ブロック８が第２の内部バス１０２に接続さ
れる。そして、第１の機能ブロック７から一方のデータ
が第１の内部バス１０１を通して第１の保持レジスタ１
に格納され、第２の機能ブロック８から他方のデータが
第２の内部バス１０２を通して第２の保持レジスタ２に
格納される。一方、即値生成回路３にはＣＰＵ６から即
値データの生成を指示する指令ではない制御指令１０５
が与えられ、該即値生成回路３は、第２の保持レジスタ
２が保持しているデータをＡＬＵ４に対してそのまま出
力する。この後、ＡＬＵ４は、第１の保持レジスタ１が
保持しているデータと即値生成回路３から出力されたデ
ータすなわち第２の保持レジスタ２が保持しているデー
タとを２つの入力データとして、ＣＰＵ６から与えられ
た演算指令１０６に従って該２つの入力データの間の演
算を実行し、該演算の結果を演算結果データとして出力
する。この演算結果データは、第３の保持レジスタ５に
格納され、該第３の保持レジスタ５から第２の内部バス
１０２を通して第２の機能ブロック８に書き込まれる。
【００１７】次に、第１の機能ブロック７が有するデー
タと即値データとの間で演算を実行し、演算結果データ
を第２の機能ブロック８に書き込む即値演算動作につい
て説明する。この即値演算動作を指示する命令をＣＰＵ
６が発行すると、上記と同様にまず第１の機能ブロック
７が第１の内部バス１０１に接続されるとともに、第２
の機能ブロック８が第２の内部バス１０２に接続され
る。そして、第１の機能ブロック７から一方のデータが
第１の内部バス１０１を通して第１の保持レジスタ１に
格納される。即値生成回路３にはＣＰＵ６から即値デー
タの生成を指示する制御指令１０５が与えられ、即値生
成回路３は、該制御指令１０５に従って即値データを生
成し、該生成した即値データを出力する。この後、ＡＬ
Ｕ４は、第１の保持レジスタ１が保持しているデータと
即値生成回路３から出力されたデータすなわち即値デー
タとを２つの入力データとして、ＣＰＵ６から与えられ
た演算指令１０６に従って該２つの入力データの間の演
算を実行し、該演算の結果を演算結果データとして出力
する。この演算結果データは、第３の保持レジスタ５に
格納され、該第３の保持レジスタ５から第２の内部バス
１０２を通して第２の機能ブロック８に書き込まれる。
タと即値データとの間で演算を実行し、演算結果データ
を第２の機能ブロック８に書き込む即値演算動作につい
て説明する。この即値演算動作を指示する命令をＣＰＵ
６が発行すると、上記と同様にまず第１の機能ブロック
７が第１の内部バス１０１に接続されるとともに、第２
の機能ブロック８が第２の内部バス１０２に接続され
る。そして、第１の機能ブロック７から一方のデータが
第１の内部バス１０１を通して第１の保持レジスタ１に
格納される。即値生成回路３にはＣＰＵ６から即値デー
タの生成を指示する制御指令１０５が与えられ、即値生
成回路３は、該制御指令１０５に従って即値データを生
成し、該生成した即値データを出力する。この後、ＡＬ
Ｕ４は、第１の保持レジスタ１が保持しているデータと
即値生成回路３から出力されたデータすなわち即値デー
タとを２つの入力データとして、ＣＰＵ６から与えられ
た演算指令１０６に従って該２つの入力データの間の演
算を実行し、該演算の結果を演算結果データとして出力
する。この演算結果データは、第３の保持レジスタ５に
格納され、該第３の保持レジスタ５から第２の内部バス
１０２を通して第２の機能ブロック８に書き込まれる。
【００１８】以上のとおり本実施例によれば、第２の保
持レジスタ２とＡＬＵ４との間に制御指令１０５により
制御される即値生成回路３を介在させており、即値演算
動作の場合には該即値生成回路３が即値データを生成す
るので、ＣＰＵ６が内部バスを通してＡＬＵ４に即値デ
ータを与える必要はなくなる。したがって、内部バスの
数を従来の３組から２組（第１及び第２の内部バス１０
１，１０２）に減らすことができる。
持レジスタ２とＡＬＵ４との間に制御指令１０５により
制御される即値生成回路３を介在させており、即値演算
動作の場合には該即値生成回路３が即値データを生成す
るので、ＣＰＵ６が内部バスを通してＡＬＵ４に即値デ
ータを与える必要はなくなる。したがって、内部バスの
数を従来の３組から２組（第１及び第２の内部バス１０
１，１０２）に減らすことができる。
【００１９】
【発明の効果】以上説明してきたとおり本発明によれ
ば、第２の内部バス上のデータを保持するための第２の
保持レジスタとＡＬＵとの間に即値生成回路を介在さ
せ、該即値生成回路はＣＰＵの制御下で自己が生成した
即値データと第２の保持レジスタが保持しているデータ
とのうちのいずれか一方をＡＬＵに与える構成を採用し
たので、ＡＬＵには内部バスを介さずに即値データが与
えられる。したがって、ＣＰＵは、即値演算動作に際し
て２つの機能ブロックの各々を第１及び第２の内部バス
にそれぞれ接続するための命令を発行すればよく、ＣＰ
Ｕが発行する命令のソース及びディスティネーションの
指定が簡略化される。また、即値データが内部バスを経
由せずにＡＬＵに与えられるので、従来とは違って即値
演算動作のためにわざわざ３組の内部バスを設ける必要
がない。つまり、上記のとおり２組の内部バス（第１及
び第２の内部バス）を設けるだけで十分であるので、内
部バスのための配線数が低減し、該内部バスに接続され
る各機能ブロックのインターフェースが簡素化される。
ば、第２の内部バス上のデータを保持するための第２の
保持レジスタとＡＬＵとの間に即値生成回路を介在さ
せ、該即値生成回路はＣＰＵの制御下で自己が生成した
即値データと第２の保持レジスタが保持しているデータ
とのうちのいずれか一方をＡＬＵに与える構成を採用し
たので、ＡＬＵには内部バスを介さずに即値データが与
えられる。したがって、ＣＰＵは、即値演算動作に際し
て２つの機能ブロックの各々を第１及び第２の内部バス
にそれぞれ接続するための命令を発行すればよく、ＣＰ
Ｕが発行する命令のソース及びディスティネーションの
指定が簡略化される。また、即値データが内部バスを経
由せずにＡＬＵに与えられるので、従来とは違って即値
演算動作のためにわざわざ３組の内部バスを設ける必要
がない。つまり、上記のとおり２組の内部バス（第１及
び第２の内部バス）を設けるだけで十分であるので、内
部バスのための配線数が低減し、該内部バスに接続され
る各機能ブロックのインターフェースが簡素化される。
【図１】 本発明の実施例に係るデータ処理装置のブロ
ック図である。
ック図である。
【図２】 従来のデータ処理装置のブロック図である。
１ 第１の保持レジスタ ２ 第２の保持レジスタ ３ 即値生成回路 ４ ＡＬＵ（演算器） ５ 第３の保持レジスタ ６ ＣＰＵ（中央処理装置） ７ 第１の機能ブロック ８ 第２の機能ブロック １０１ 第１の内部バス １０２ 第２の内部バス １０３ 第３の内部バス １０５ 制御指令 １０６ 演算指令
Claims (1)
- 【請求項１】 中央処理装置と第１及び第２の内部バス
とを備えたデータ処理装置であって、 前記第１の内部バス上のデータを保持するための第１の
保持レジスタと、 前記第２の内部バス上のデータを保持するための第２の
保持レジスタと、 前記中央処理装置から制御指令が与えられ、該制御指令
が即値データの生成を指示する指令である場合は即値デ
ータを生成しかつ該生成した即値データを出力し、該制
御指令が即値データの生成を指示する指令でない場合は
前記第２の保持レジスタが保持しているデータをそのま
ま出力する即値生成回路と、 前記第１の保持レジスタが保持しているデータと前記即
値生成回路から出力されたデータとを２つの入力データ
として、前記中央処理装置から与えられた演算指令に従
って該２つの入力データの間の演算を実行し、該演算の
結果を演算結果データとして出力する演算器と、 前記演算器から出力された演算結果データを保持し、か
つ該保持した演算結果データを前記第２の内部バスへ出
力する第３の保持レジスタとを備えたことを特徴とする
データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207035A JPH0546381A (ja) | 1991-08-19 | 1991-08-19 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207035A JPH0546381A (ja) | 1991-08-19 | 1991-08-19 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546381A true JPH0546381A (ja) | 1993-02-26 |
Family
ID=16533128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3207035A Withdrawn JPH0546381A (ja) | 1991-08-19 | 1991-08-19 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0546381A (ja) |
-
1991
- 1991-08-19 JP JP3207035A patent/JPH0546381A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |