JPH0664622B2 - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPH0664622B2 JPH0664622B2 JP61082706A JP8270686A JPH0664622B2 JP H0664622 B2 JPH0664622 B2 JP H0664622B2 JP 61082706 A JP61082706 A JP 61082706A JP 8270686 A JP8270686 A JP 8270686A JP H0664622 B2 JPH0664622 B2 JP H0664622B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- reset
- buffer
- output terminal
- Prior art date
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- Expired - Lifetime
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- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータに関し、特に入出力端子
を有し、入力端子、出力端子の切替を行うマイクロコン
ピュータに関する。
を有し、入力端子、出力端子の切替を行うマイクロコン
ピュータに関する。
従来、マイクロコンピュータは集積回路化されており、
リセット後の入出力端子が入力端子として働くか出力端
子として働くかは、メーカで作成した回路構成で決定さ
れている。仕様を変更してリセット後の端子の状態を変
更するには回路構成を変更し別の品種とする必要があ
る。
リセット後の入出力端子が入力端子として働くか出力端
子として働くかは、メーカで作成した回路構成で決定さ
れている。仕様を変更してリセット後の端子の状態を変
更するには回路構成を変更し別の品種とする必要があ
る。
汎用的な集積回路化されたマイクロコンピュータである
ほど、多くのユーザによって異なる応用回路で使用され
るので、端子ごとにリセット後の入出力の方向に対する
要求が異ってくのが、上述のようにリセット後の入出力
端子の状態は必ずしも全てのユーザを満足させるものと
はいえない。
ほど、多くのユーザによって異なる応用回路で使用され
るので、端子ごとにリセット後の入出力の方向に対する
要求が異ってくのが、上述のようにリセット後の入出力
端子の状態は必ずしも全てのユーザを満足させるものと
はいえない。
また、メーカも個々のユーザの要求を満足するのが困難
であるという問題がある。
であるという問題がある。
本発明のマイクロコンピュータは、回路を初期化するリ
セット信号を発生するリセット手段と、外部端子と、内
部バスとを有するマイクロコンピュータにおいて、前記
外部端子には入力バッファ及び出力バッファが各々共通
に接続され、これら入力バッファ及び出力バッファは前
記内部パスに結合されるのであって、前記リセット手段
によるセット入力もしくはリセット入力により各々異な
る情報を保持する回路を設け、この回路からの情報に基
づいて前記入力バッファと出力バッファとを補助的に選
択するようにし、前記外部端子を入力用とするか出力用
とするかをリセット手段で規定することを特徴とする。
セット信号を発生するリセット手段と、外部端子と、内
部バスとを有するマイクロコンピュータにおいて、前記
外部端子には入力バッファ及び出力バッファが各々共通
に接続され、これら入力バッファ及び出力バッファは前
記内部パスに結合されるのであって、前記リセット手段
によるセット入力もしくはリセット入力により各々異な
る情報を保持する回路を設け、この回路からの情報に基
づいて前記入力バッファと出力バッファとを補助的に選
択するようにし、前記外部端子を入力用とするか出力用
とするかをリセット手段で規定することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を表わす回路ブロック図であ
る。データラッチ１はセットリセット付ラッチ、データ
ラッチ２は出力データ保持用のラッチ、出力バッファ３
はトライステート出力のバッファ4,6はトライステイト
バッファであり、書込み用ゲート7,8はそれぞれデータ
ラッチ1,2にデータを書込む時に導通し、読出しゲート
９は入力信号を内部バスへ入力する時に導通する。配線
切替部10はリセット信号が入力される配線によりデータ
ラッチ１のセット入力あるいはリセット入力へ接続され
る。データラッチ１の出力は出力バッファ3,4のゲート
信号となり、またインバータ５で反転されてバッファ６
のゲート信号となる。データラッチ２の出力は出力バッ
ファ３を通じて入出力端子11接続されると同時にバッフ
ァ４のほ入力とな。入力信号は入出力信号11からバッフ
ァ６に入力される。バッファ６の出力は接続されて読出
ゲート９に入力される。
る。データラッチ１はセットリセット付ラッチ、データ
ラッチ２は出力データ保持用のラッチ、出力バッファ３
はトライステート出力のバッファ4,6はトライステイト
バッファであり、書込み用ゲート7,8はそれぞれデータ
ラッチ1,2にデータを書込む時に導通し、読出しゲート
９は入力信号を内部バスへ入力する時に導通する。配線
切替部10はリセット信号が入力される配線によりデータ
ラッチ１のセット入力あるいはリセット入力へ接続され
る。データラッチ１の出力は出力バッファ3,4のゲート
信号となり、またインバータ５で反転されてバッファ６
のゲート信号となる。データラッチ２の出力は出力バッ
ファ３を通じて入出力端子11接続されると同時にバッフ
ァ４のほ入力とな。入力信号は入出力信号11からバッフ
ァ６に入力される。バッファ６の出力は接続されて読出
ゲート９に入力される。
ここで配線切替部10によりリセット信号がデータラッチ
１のリセットに接続されている場合、リセット信号によ
りデータラッチ１はリセットされ、出力バッファ３、バ
ッファ４はオフ状態となり、バッファ６は導通状態とな
る。よって入出力端子11は入力端子として端子の信号を
バッファ６を通じ内部へ取り込むことができる。
１のリセットに接続されている場合、リセット信号によ
りデータラッチ１はリセットされ、出力バッファ３、バ
ッファ４はオフ状態となり、バッファ６は導通状態とな
る。よって入出力端子11は入力端子として端子の信号を
バッファ６を通じ内部へ取り込むことができる。
また、配線切替部10によりリセット信号がデータラッチ
１のセットに接続されている場合、リセット信号により
データラッチ１はセットされ、出力バッファ３は導通と
なり、データラッチ２の内容が入出力端子11へ出力され
る。同時にバッファ４も導通となり、読出しを行うとデ
ータラッチ２の内容が読出しゲート９を通して読出され
る。バッファ６はオフ態であり、入出力端子11は出力端
子となる。
１のセットに接続されている場合、リセット信号により
データラッチ１はセットされ、出力バッファ３は導通と
なり、データラッチ２の内容が入出力端子11へ出力され
る。同時にバッファ４も導通となり、読出しを行うとデ
ータラッチ２の内容が読出しゲート９を通して読出され
る。バッファ６はオフ態であり、入出力端子11は出力端
子となる。
このように本実施例によると配線切替部10の接続を変更
することでリセット信号入力時に入出力端子11を入力端
子とするか出力端子とするかを選択できる。
することでリセット信号入力時に入出力端子11を入力端
子とするか出力端子とするかを選択できる。
以上説明したように本発明は、入出力端子の状態を決め
る内部記憶回路のリセット状態を二通りに設定できる手
段を内蔵し、その手段を配線で切替える構成とすること
により配線工程のマスク変更で各入出力端子のリセット
時の状態に対する多くのユーザの異なった要求に対応で
きるマイクロコンピュータを供給できる効果がある。
る内部記憶回路のリセット状態を二通りに設定できる手
段を内蔵し、その手段を配線で切替える構成とすること
により配線工程のマスク変更で各入出力端子のリセット
時の状態に対する多くのユーザの異なった要求に対応で
きるマイクロコンピュータを供給できる効果がある。
第１図は本発明の一実施例の回路ブロック図である。 １……データラッチ、２……データラッチ、３……出力
バッファ４……バッファ、５……インバータ、６……バ
ッファ、７……書込ゲート、８……書込ゲート、９……
読出ゲート、10……配線切替部、11……入出力端子。
バッファ４……バッファ、５……インバータ、６……バ
ッファ、７……書込ゲート、８……書込ゲート、９……
読出ゲート、10……配線切替部、11……入出力端子。
Claims (1)
- 【請求項１】回路を初期化するリセット信号を発生する
リセット手段と、入出力端子とを有するマイクロコンピ
ュータに於いて、前記入出力端子を入力端子として使用
するか出力端子として使用するかを制御するセット入力
及びリセット入力付記憶回路と、前記リセット信号を前
記記憶制御回路のセット入力又はリセット入力のいずれ
かに配線によって選択的に印加する手段と、前記記憶回
路の信号によって制御されたバッファ回路とを有し、そ
のバッファの出力が前記入出力端子に接続されることを
特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61082706A JPH0664622B2 (ja) | 1986-04-09 | 1986-04-09 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61082706A JPH0664622B2 (ja) | 1986-04-09 | 1986-04-09 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62239259A JPS62239259A (ja) | 1987-10-20 |
| JPH0664622B2 true JPH0664622B2 (ja) | 1994-08-22 |
Family
ID=13781845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61082706A Expired - Lifetime JPH0664622B2 (ja) | 1986-04-09 | 1986-04-09 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664622B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022774B2 (ja) * | 1977-07-28 | 1985-06-04 | 日本電気株式会社 | 入出力端子制御方式 |
| JPS59133627A (ja) * | 1983-01-20 | 1984-08-01 | Seiko Epson Corp | マイクロコンピユ−タの入出力回路 |
-
1986
- 1986-04-09 JP JP61082706A patent/JPH0664622B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62239259A (ja) | 1987-10-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |