JPH0664914B2 - プログラマブル・モノリシツク集積回路 - Google Patents
プログラマブル・モノリシツク集積回路Info
- Publication number
- JPH0664914B2 JPH0664914B2 JP21283485A JP21283485A JPH0664914B2 JP H0664914 B2 JPH0664914 B2 JP H0664914B2 JP 21283485 A JP21283485 A JP 21283485A JP 21283485 A JP21283485 A JP 21283485A JP H0664914 B2 JPH0664914 B2 JP H0664914B2
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- JP
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- transistor
- current
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- circuit
- word line
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- Expired - Lifetime
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- 230000010354 integration Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
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- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラマブル・モノリシック集積回路に関
し、詳しくはプログラム可能な読出し専用メモリ（以下
PROMと略称する）の各メモリセルを電流により導通状態
（短絡）あるいは非導通状態（開放）にすることにより
情報の書込みを行なうプログラマブル・モノリシック集
積回路のデーコーダ回路に関するものである。
し、詳しくはプログラム可能な読出し専用メモリ（以下
PROMと略称する）の各メモリセルを電流により導通状態
（短絡）あるいは非導通状態（開放）にすることにより
情報の書込みを行なうプログラマブル・モノリシック集
積回路のデーコーダ回路に関するものである。
一般に、PROMはアドレスインバータ，デコーダ，メモリ
セル，アウトプットバッファ，プログラミング回路等で
構成されており、メモリセルはワード線とビット線の各
交点にそれぞれ接続され、書込電流による発熱でエミッ
タ・ベース接合を短絡させる接合破壊型あるいは書込電
流により蒸着金属や多結晶シリコンを溶断するヒューズ
型に分けられる。
セル，アウトプットバッファ，プログラミング回路等で
構成されており、メモリセルはワード線とビット線の各
交点にそれぞれ接続され、書込電流による発熱でエミッ
タ・ベース接合を短絡させる接合破壊型あるいは書込電
流により蒸着金属や多結晶シリコンを溶断するヒューズ
型に分けられる。
この様なプログラマブル・モノリシック集積回路におい
ては、記憶容量の増大に伴なってメモリセル部の縮小化
と共にデコーダ回路の簡易化、縮小化を図る必要があ
る。
ては、記憶容量の増大に伴なってメモリセル部の縮小化
と共にデコーダ回路の簡易化、縮小化を図る必要があ
る。
第２図は従来のプログラマブル・モノリシック集積回
路、特に接合破壊型PROMの一回路例を示す図である。
路、特に接合破壊型PROMの一回路例を示す図である。
図において、Gate1〜Gate4はインバータ、A0およびA1は
アドレス信号、L1〜L4はバスライン、１はデコーダ回
路、Ｑ１〜Ｑ３はトランジスタ、Ｒ１〜Ｒ５は抵抗、Ｄ
１〜Ｄ３はダイオード、２はメモリセル部、Ｑ１ １〜Ｑ
１ｎ〜Qm１〜Qmnは（ｍ×ｎ）個のメモリセル、WL１〜W
Lmはワード線、DL１〜DLnはビット線を示す。まずこの
回路の書込み動作をメモリセル部２のメモリＱ１ １のエ
ミッタ・ベース接合を短絡して情報を書込む場合を例に
して説明する。アドレス信号A0およびA1がインバータGa
te1とGate3に印加されると、バスラインL1〜L4はＡ０と
Ａ１の信号レベルに応じたレベルに設定される。すなわ
ちＡ０がLOWレベル,A１がLOWレベルとするとＬ１はHigh
レベル,L２はLOWレベル、Ｌ３はHighレベル、Ｌ４はLOW
レベルとなる。選択すべきメモリセルＱ１ １が接続され
るワード線WL１が連なるデコーダ回路において、入力役
のダイオードＤ２,D３のカソードがアドレス信号線Ｌ１
とＬ３に接続されていて、いづれもHighレベルとなって
いるためにダイオードＤ２,D３はオフして電源VCCから
抵抗Ｒ１を介してトランジスタＱ１のベースに電流が供
給されるので、トランジスタＱ１はオンしこれによりト
ランジスタＱ２およびＱ３がオン，すなわちWL１が選択
される。この時メモリセルＱ１ １に200mA程度の書込電
流をLD１−Ｑ１ １−Ｑ３−GNDの経路で流し、メモリセ
ルＱ１ １のエミッターベース接合を短絡し、書込を行な
う。この際、デコーダ回路の最終段トランジスタＱ３に
は書込電流約200mAを吸収するに充分な大きさのベース
電流が流れ、そのトランジスタＱ３のベース電流はトラ
ンジスタＱ１,Q２により供給されている。
アドレス信号、L1〜L4はバスライン、１はデコーダ回
路、Ｑ１〜Ｑ３はトランジスタ、Ｒ１〜Ｒ５は抵抗、Ｄ
１〜Ｄ３はダイオード、２はメモリセル部、Ｑ１ １〜Ｑ
１ｎ〜Qm１〜Qmnは（ｍ×ｎ）個のメモリセル、WL１〜W
Lmはワード線、DL１〜DLnはビット線を示す。まずこの
回路の書込み動作をメモリセル部２のメモリＱ１ １のエ
ミッタ・ベース接合を短絡して情報を書込む場合を例に
して説明する。アドレス信号A0およびA1がインバータGa
te1とGate3に印加されると、バスラインL1〜L4はＡ０と
Ａ１の信号レベルに応じたレベルに設定される。すなわ
ちＡ０がLOWレベル,A１がLOWレベルとするとＬ１はHigh
レベル,L２はLOWレベル、Ｌ３はHighレベル、Ｌ４はLOW
レベルとなる。選択すべきメモリセルＱ１ １が接続され
るワード線WL１が連なるデコーダ回路において、入力役
のダイオードＤ２,D３のカソードがアドレス信号線Ｌ１
とＬ３に接続されていて、いづれもHighレベルとなって
いるためにダイオードＤ２,D３はオフして電源VCCから
抵抗Ｒ１を介してトランジスタＱ１のベースに電流が供
給されるので、トランジスタＱ１はオンしこれによりト
ランジスタＱ２およびＱ３がオン，すなわちWL１が選択
される。この時メモリセルＱ１ １に200mA程度の書込電
流をLD１−Ｑ１ １−Ｑ３−GNDの経路で流し、メモリセ
ルＱ１ １のエミッターベース接合を短絡し、書込を行な
う。この際、デコーダ回路の最終段トランジスタＱ３に
は書込電流約200mAを吸収するに充分な大きさのベース
電流が流れ、そのトランジスタＱ３のベース電流はトラ
ンジスタＱ１,Q２により供給されている。
次に、この回路の読み出し動作を上記の様にして情報が
書き込まれたメモリセルＱ１ １について説明する。情報
の読出しはメモリセルＱ１ １に電流が流れるか否かを検
出すればよいので、ビット線には上記の書込み時のよう
な大電流を流す必要はない。即ち、読出し時にＡ０にLO
Wレベル,A１にLOWレベルが印加され、これによりダイオ
ードＤ２,D３がオフ，トランジスタＱ１,Q２,Q３がオン
となることは書込時と同じであるが、ビット線DL１およ
びワード線WL１には書込み時よりはるかに小さい0.5mA
程度の読み出し電流がDL１−Ｑ１ １−Ｑ３−GNDの経路
で流れる。この際、上記書込み時にはWL１が高電位のた
めオフ状態であったダイオードＤ１は読み出し時にWL１
が低電位であるのでオン状態となり、VCCからＲ２を介
して供給されるＱ２のベース電流は書込み時より小さ
く、従ってＱ２のベース電流も0.5mA程度の電流をWL１
より引込むに充分な程度の小電流となる。
書き込まれたメモリセルＱ１ １について説明する。情報
の読出しはメモリセルＱ１ １に電流が流れるか否かを検
出すればよいので、ビット線には上記の書込み時のよう
な大電流を流す必要はない。即ち、読出し時にＡ０にLO
Wレベル,A１にLOWレベルが印加され、これによりダイオ
ードＤ２,D３がオフ，トランジスタＱ１,Q２,Q３がオン
となることは書込時と同じであるが、ビット線DL１およ
びワード線WL１には書込み時よりはるかに小さい0.5mA
程度の読み出し電流がDL１−Ｑ１ １−Ｑ３−GNDの経路
で流れる。この際、上記書込み時にはWL１が高電位のた
めオフ状態であったダイオードＤ１は読み出し時にWL１
が低電位であるのでオン状態となり、VCCからＲ２を介
して供給されるＱ２のベース電流は書込み時より小さ
く、従ってＱ２のベース電流も0.5mA程度の電流をWL１
より引込むに充分な程度の小電流となる。
つまり書込電流と読み出し電流とが200mAと0.5mAのよう
に大きく異なるPROMにおいては読み出し時においても読
み出し電流を引込むトランジスタＱ３のベース電流を、
書込み時の書込み電流200mAを引込むに充分な大きさの
ベース電流を流してしまうとベース電流が過剰な状態と
なり、トランジスタＱ３が飽和してベースに過剰な電荷
が蓄積され、Ｑ３がオフする際のオフ時間が長くなって
高速動作に適さなくなる。そこでこれを防止するために
従来のデコーダ回路ではダイオードＤ１を有する帰還回
路を設けて書込み時と読み出し時とでそれぞれ適当なベ
ース電流がＱ３に供給されるようにしていた。
に大きく異なるPROMにおいては読み出し時においても読
み出し電流を引込むトランジスタＱ３のベース電流を、
書込み時の書込み電流200mAを引込むに充分な大きさの
ベース電流を流してしまうとベース電流が過剰な状態と
なり、トランジスタＱ３が飽和してベースに過剰な電荷
が蓄積され、Ｑ３がオフする際のオフ時間が長くなって
高速動作に適さなくなる。そこでこれを防止するために
従来のデコーダ回路ではダイオードＤ１を有する帰還回
路を設けて書込み時と読み出し時とでそれぞれ適当なベ
ース電流がＱ３に供給されるようにしていた。
しかしながら、このような帰還回路を設けることは回路
構成を複雑化し、回路の高集積化にとって好ましいもの
ではない。また第２図に明らかなように帰還回路はトラ
ンジスタＱ１のコレクタとトランジスタＱ３のコレクタ
をダイオードＤ１を介して接続するためにトランジスタ
Ｑ２の配線を越えなければならないもので、配線が複雑
になるなどの欠点もあった。もちろん、この様な帰還回
路を設けずに電源Vccを書込み時と読み出し時とで切替
えることも考えられるが、電源Vccはデコーダのみなら
ず他の回路にも供給される電圧であるから、Vccを切替
えることは多の回路設計との兼ね合せで限界がある。
構成を複雑化し、回路の高集積化にとって好ましいもの
ではない。また第２図に明らかなように帰還回路はトラ
ンジスタＱ１のコレクタとトランジスタＱ３のコレクタ
をダイオードＤ１を介して接続するためにトランジスタ
Ｑ２の配線を越えなければならないもので、配線が複雑
になるなどの欠点もあった。もちろん、この様な帰還回
路を設けずに電源Vccを書込み時と読み出し時とで切替
えることも考えられるが、電源Vccはデコーダのみなら
ず他の回路にも供給される電圧であるから、Vccを切替
えることは多の回路設計との兼ね合せで限界がある。
本発明は従来のこのような欠点を解決し、回路構成が簡
単で高集積化を図ることのできるプログラマブル・モノ
リシック集積回路を提供することを目的とする。本発明
の特徴は各メモリセルを導通状態あるいは非導通状態と
することにより情報を書込むプログラマブル・モノリシ
ック集積回路において、ワード線に連なるデコーダ回路
内のインバータ回路部が、コレクタがワード線にエミッ
タがGNDに接続された第１のトランジスタのベースが第
２のトランジスタのエミッタに接続され、第２のトラン
ジスタのコレクタがダイオードのカソードに接続され、
ダイオードのアノードが第１のトランジスタのコレクタ
に接続された構成で、読み出し時にはワード線が低電位
であるのでダイオードはオフ状態となり、第１のトラン
ジスタが読み出し電流を引込むに充分な電流を第１のト
ランジスタのベースに流れるように第２のトランジスタ
のベース電流を供給するトランジスタで供給すればよ
く、書込み時にはワード線が高電位であるのでダイオー
ドはON状態となり書込電流の１部が第２のコレクタに流
れ、第２のトランジスタのベースに供給される電流と共
に第１のトランジスタが書込電流の大部分を引込むに充
分な電流を第１のトランジスタに供給することにある。
単で高集積化を図ることのできるプログラマブル・モノ
リシック集積回路を提供することを目的とする。本発明
の特徴は各メモリセルを導通状態あるいは非導通状態と
することにより情報を書込むプログラマブル・モノリシ
ック集積回路において、ワード線に連なるデコーダ回路
内のインバータ回路部が、コレクタがワード線にエミッ
タがGNDに接続された第１のトランジスタのベースが第
２のトランジスタのエミッタに接続され、第２のトラン
ジスタのコレクタがダイオードのカソードに接続され、
ダイオードのアノードが第１のトランジスタのコレクタ
に接続された構成で、読み出し時にはワード線が低電位
であるのでダイオードはオフ状態となり、第１のトラン
ジスタが読み出し電流を引込むに充分な電流を第１のト
ランジスタのベースに流れるように第２のトランジスタ
のベース電流を供給するトランジスタで供給すればよ
く、書込み時にはワード線が高電位であるのでダイオー
ドはON状態となり書込電流の１部が第２のコレクタに流
れ、第２のトランジスタのベースに供給される電流と共
に第１のトランジスタが書込電流の大部分を引込むに充
分な電流を第１のトランジスタに供給することにある。
以下図面を参照して本発明の一実施例を説明する。第１
図は本発明によるプログラマブル・モノリシック集積回
路の特にワード線WL１が連なるデコーダ回路の一実施例
を示したもので、第２図と同じ符号は同じものを示す。
なおＱ１ １以下のメモリセルは図示していないが、第２
図と同様に存在する。
図は本発明によるプログラマブル・モノリシック集積回
路の特にワード線WL１が連なるデコーダ回路の一実施例
を示したもので、第２図と同じ符号は同じものを示す。
なおＱ１ １以下のメモリセルは図示していないが、第２
図と同様に存在する。
本実施例の特徴は、従来例を示す第２図のトランジスタ
Ｑ１とトランジスタＱ２のコレクタ間に接続されたダイ
オードＤ１とトランジスタＱ２のコレクタと電流Vcc間
に接続された抵抗Ｒ３をなくし、トランジスタＱ２のコ
レクタをダイオードＤ５のカソードに接続し、ダイオー
ドＤ５のアノードをトランジスタＱ３のコレクタ、つま
りワード線WL１に接続したことにある。なお、抵抗Ｒ６
はトランジスタＱ３がオフする際の高速動作を助けるPa
llup抵抗、ダイオードＤ４は書込み時書込電流の抵抗Ｒ
６を通じ電源Vccへの流れ込み防止である。このような
回路において、読み出し時にはワード線WL１が低電位で
あることからダイオードＤ５はオフ状態となり、Vccか
ら抵抗Ｒ１を介して流れる電流とVccから抵抗Ｒ２を介
して流れる電流がトランジスタＱ３のベースに供給さ
れ、トランジスタＱ３をONさせWL１からの0.5mA程度の
読み出し電流を引き込む。一方書込み時には、ワード線
WL１が高電位になることからダイオードＤ５はオン状態
となり、トランジスタＱ２のベースへの電流供給は読み
出し時と同じであるが書込電流の一部がダイオードＤ５
を通じトランジスタＱ２のコレクタに流れ込み、トラン
ジスタＱ２のベース電流と共にトランジスタＱ３のベー
スに流れ込むことで200mA程度の大部分の電流をトラン
ジスタＱ３が引き込むことが出来る。
Ｑ１とトランジスタＱ２のコレクタ間に接続されたダイ
オードＤ１とトランジスタＱ２のコレクタと電流Vcc間
に接続された抵抗Ｒ３をなくし、トランジスタＱ２のコ
レクタをダイオードＤ５のカソードに接続し、ダイオー
ドＤ５のアノードをトランジスタＱ３のコレクタ、つま
りワード線WL１に接続したことにある。なお、抵抗Ｒ６
はトランジスタＱ３がオフする際の高速動作を助けるPa
llup抵抗、ダイオードＤ４は書込み時書込電流の抵抗Ｒ
６を通じ電源Vccへの流れ込み防止である。このような
回路において、読み出し時にはワード線WL１が低電位で
あることからダイオードＤ５はオフ状態となり、Vccか
ら抵抗Ｒ１を介して流れる電流とVccから抵抗Ｒ２を介
して流れる電流がトランジスタＱ３のベースに供給さ
れ、トランジスタＱ３をONさせWL１からの0.5mA程度の
読み出し電流を引き込む。一方書込み時には、ワード線
WL１が高電位になることからダイオードＤ５はオン状態
となり、トランジスタＱ２のベースへの電流供給は読み
出し時と同じであるが書込電流の一部がダイオードＤ５
を通じトランジスタＱ２のコレクタに流れ込み、トラン
ジスタＱ２のベース電流と共にトランジスタＱ３のベー
スに流れ込むことで200mA程度の大部分の電流をトラン
ジスタＱ３が引き込むことが出来る。
〔発明の効果〕 以上説明したように本発明は、各メモリセルを導通状態
あるいは非導通状態とすることにより情報を書込むプロ
グラマブル・モノリシック集積回路においてワード線に
連なるデコーダ回路がコレクタがワード線にエミッタが
GNDに接続された第１のトランジスタのベースが第２の
トランジスタのエミッタに接続され、第２のトランジス
タのコレクタがダイオードのカソードに接続され、ダイ
オードのアノードが第１のトランジスタのコレクタつま
りワード線に接続された構成とすることで、書込み時と
読み出し時とでデコーダ回路の最終段トランジスタのベ
ース電流を切替えるための帰還回路が不要となるので、
回路構成や製造時のマスクデザインが簡単で集積度の高
いプログラマブル・モノリシック集積回路を得ることが
出来、本発明の効果は甚大である。
あるいは非導通状態とすることにより情報を書込むプロ
グラマブル・モノリシック集積回路においてワード線に
連なるデコーダ回路がコレクタがワード線にエミッタが
GNDに接続された第１のトランジスタのベースが第２の
トランジスタのエミッタに接続され、第２のトランジス
タのコレクタがダイオードのカソードに接続され、ダイ
オードのアノードが第１のトランジスタのコレクタつま
りワード線に接続された構成とすることで、書込み時と
読み出し時とでデコーダ回路の最終段トランジスタのベ
ース電流を切替えるための帰還回路が不要となるので、
回路構成や製造時のマスクデザインが簡単で集積度の高
いプログラマブル・モノリシック集積回路を得ることが
出来、本発明の効果は甚大である。
第１図は本発明の実施例を示す図、第２図は従来のプロ
グラマブル・モノリシック集積回路の一例を示す図であ
る。 Ｑ１〜Ｑ３……トランジスタ、Ｄ１〜Ｄ５……ダイオー
ド、Ｒ１〜Ｒ６……抵抗、Ｑ１ １〜Ｑ１ｎ〜Qm１〜Qmn
……メモリセル、Gate1〜４……インバータ、WL１〜WLm
……ワード線、DL１〜DLn……ビット線
グラマブル・モノリシック集積回路の一例を示す図であ
る。 Ｑ１〜Ｑ３……トランジスタ、Ｄ１〜Ｄ５……ダイオー
ド、Ｒ１〜Ｒ６……抵抗、Ｑ１ １〜Ｑ１ｎ〜Qm１〜Qmn
……メモリセル、Gate1〜４……インバータ、WL１〜WLm
……ワード線、DL１〜DLn……ビット線
Claims (1)
- 【請求項１】電気的に書き込み可能なプログラマブル・
モノリシック集積回路において、コレクタがワード線に
接続されたエミッタ接地型の第１のトランジスタと、エ
ミッタが前記第１のトランジスタのベースに接続された
第２のトランジスタと、アノードが前記ワード線に接続
されカソードが前記第２のトランジスタのコレクタに接
続されたダイオードと、前記ワード線を選択するときに
前記第２のトランジスタのベースにベース電流を供給す
る手段とを有することを特徴とするプログラマブル・モ
ノリシック集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21283485A JPH0664914B2 (ja) | 1985-09-25 | 1985-09-25 | プログラマブル・モノリシツク集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21283485A JPH0664914B2 (ja) | 1985-09-25 | 1985-09-25 | プログラマブル・モノリシツク集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6273498A JPS6273498A (ja) | 1987-04-04 |
| JPH0664914B2 true JPH0664914B2 (ja) | 1994-08-22 |
Family
ID=16629124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21283485A Expired - Lifetime JPH0664914B2 (ja) | 1985-09-25 | 1985-09-25 | プログラマブル・モノリシツク集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664914B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105395A (ja) * | 1988-10-13 | 1990-04-17 | Nec Corp | プログラマブル・リード・オンリー・メモリ |
-
1985
- 1985-09-25 JP JP21283485A patent/JPH0664914B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6273498A (ja) | 1987-04-04 |
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