JPH066514A - スイッチング素子 - Google Patents
スイッチング素子Info
- Publication number
- JPH066514A JPH066514A JP4188718A JP18871892A JPH066514A JP H066514 A JPH066514 A JP H066514A JP 4188718 A JP4188718 A JP 4188718A JP 18871892 A JP18871892 A JP 18871892A JP H066514 A JPH066514 A JP H066514A
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- JP
- Japan
- Prior art keywords
- switching element
- semiconductor layer
- lower electrode
- upper electrode
- amorphous silicon
- Prior art date
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Abstract
(57)【要約】
【目的】 順バイアスから逆バイアスに変化させられた
直後に流れる逆方向電流を低減することにより、スイッ
チング速度を向上させる。 【構成】 ガラス基板１２上に、下部電極１４と、アモ
ルファスシリコンから成るｐｉｎ構造の半導体層１６
と、上部電極１８とが形成されて構成されるスイッチン
グ素子１０において、これらの下部電極１４及び上部電
極１８をＩＴＯにより形成した。これにより、周辺から
の漏光が半導体層１６に入射するようにし、再結合速度
を速めることによってスイッチング速度を向上させるよ
うにした。
直後に流れる逆方向電流を低減することにより、スイッ
チング速度を向上させる。 【構成】 ガラス基板１２上に、下部電極１４と、アモ
ルファスシリコンから成るｐｉｎ構造の半導体層１６
と、上部電極１８とが形成されて構成されるスイッチン
グ素子１０において、これらの下部電極１４及び上部電
極１８をＩＴＯにより形成した。これにより、周辺から
の漏光が半導体層１６に入射するようにし、再結合速度
を速めることによってスイッチング速度を向上させるよ
うにした。
Description
【０００１】
【産業上の利用分野】本発明はスイッチング素子に関
し、さらに詳しくは、ガラスなどの基板上に形成される
ダイオードなどのスイッチング素子に関する。
し、さらに詳しくは、ガラスなどの基板上に形成される
ダイオードなどのスイッチング素子に関する。
【０００２】
【従来の技術】たとえば、ファクシミリやイメージスキ
ャナなどの画像読み取り部には、縮小光学系の必要なＣ
ＣＤ型の原稿読み取り装置に代わって、一般に密着型イ
メージセンサと呼ばれる原稿読み取り装置が広く採用さ
れている。たとえば図５に示すように、この原稿読み取
り装置１は、ガラス基板２上に、光電変換素子であるフ
ォトダイオード３と、スイッチング素子であるブロッキ
ングダイオード４と、フォトダイオード３からの電気信
号を読み出すためのチャンネル配線Ｃ1,Ｃ2,...Ｃn と
が形成されて構成されている。
ャナなどの画像読み取り部には、縮小光学系の必要なＣ
ＣＤ型の原稿読み取り装置に代わって、一般に密着型イ
メージセンサと呼ばれる原稿読み取り装置が広く採用さ
れている。たとえば図５に示すように、この原稿読み取
り装置１は、ガラス基板２上に、光電変換素子であるフ
ォトダイオード３と、スイッチング素子であるブロッキ
ングダイオード４と、フォトダイオード３からの電気信
号を読み出すためのチャンネル配線Ｃ1,Ｃ2,...Ｃn と
が形成されて構成されている。
【０００３】これらフォトダイオード３及びブロッキン
グダイオード４は、ともに金属から成る不透明な下部電
極３ａ，４ａと、アモルファスシリコンから成るｐｉｎ
構造の半導体層３ｂ，４ｂと、ＩＴＯ（Indium Tin Oxi
de）から成る透明な上部電極３ｃ，４ｃとが、順に堆積
されて構成されている。また、フォトダイオード３及び
ブロッキングダイオード４は SiOx から成る透明な層間
絶縁膜５により覆われていて、この層間絶縁膜５に形成
されたコンタクトホール６を介して接続配線７によって
逆極性で直列接続されている。一方、フォトダイオード
３を構成する下部電極３ａは、層間絶縁膜５に形成され
たコンタクトホール８を介してチャンネル配線Ｃ1,Ｃ
2,... Ｃn に接続されている。さらに、これら全体は保
護膜９により覆われている。ここで、ブロッキングダイ
オード４の上部電極４ｃが透明になっているのは、フォ
トダイオード３の上部電極３ｃと同時に堆積することに
よって製造工程を簡略化しているためであり、光が入射
するようになっているのではない。したがって、このブ
ロッキングダイオード４全体は光が入射しないように接
続配線７によって覆われている。
グダイオード４は、ともに金属から成る不透明な下部電
極３ａ，４ａと、アモルファスシリコンから成るｐｉｎ
構造の半導体層３ｂ，４ｂと、ＩＴＯ（Indium Tin Oxi
de）から成る透明な上部電極３ｃ，４ｃとが、順に堆積
されて構成されている。また、フォトダイオード３及び
ブロッキングダイオード４は SiOx から成る透明な層間
絶縁膜５により覆われていて、この層間絶縁膜５に形成
されたコンタクトホール６を介して接続配線７によって
逆極性で直列接続されている。一方、フォトダイオード
３を構成する下部電極３ａは、層間絶縁膜５に形成され
たコンタクトホール８を介してチャンネル配線Ｃ1,Ｃ
2,... Ｃn に接続されている。さらに、これら全体は保
護膜９により覆われている。ここで、ブロッキングダイ
オード４の上部電極４ｃが透明になっているのは、フォ
トダイオード３の上部電極３ｃと同時に堆積することに
よって製造工程を簡略化しているためであり、光が入射
するようになっているのではない。したがって、このブ
ロッキングダイオード４全体は光が入射しないように接
続配線７によって覆われている。
【０００４】また、これらフォトダイオード３及びブロ
ッキングダイオード４は、図６に示すように一次元にｍ
×ｎ個配列され、ｎ個ごとにｍ個のブロックＢ1,Ｂ
2,... Ｂm に区分されていて、ブロッキングダイオード
４のアノード電極はブロックＢ1,Ｂ2,... Ｂm 内で共通
に接続され、フォトダイオード３のアノード電極はチャ
ンネル配線Ｃ1,Ｃ2,... Ｃn によってブロックＢ1,Ｂ
2,... Ｂm 間で相対的に同一位置にあるもの同士で共通
に接続されている。これらのブロッキングダイオード４
は、フォトダイオード３をブロックＢ1,Ｂ2,... Ｂm ご
とに順次選択するために必要なものである。
ッキングダイオード４は、図６に示すように一次元にｍ
×ｎ個配列され、ｎ個ごとにｍ個のブロックＢ1,Ｂ
2,... Ｂm に区分されていて、ブロッキングダイオード
４のアノード電極はブロックＢ1,Ｂ2,... Ｂm 内で共通
に接続され、フォトダイオード３のアノード電極はチャ
ンネル配線Ｃ1,Ｃ2,... Ｃn によってブロックＢ1,Ｂ
2,... Ｂm 間で相対的に同一位置にあるもの同士で共通
に接続されている。これらのブロッキングダイオード４
は、フォトダイオード３をブロックＢ1,Ｂ2,... Ｂm ご
とに順次選択するために必要なものである。
【０００５】この原稿読み取り装置１は電荷蓄積方式で
動作するもので、図７のタイムチャートに示すように、
駆動パルスVp1,Vp2,... Vpm はブロックＢ1,Ｂ2,... Ｂ
m ごとに順番に周期Ｔで印加される。駆動パルスVp1,Vp
2,... Vpm が印加されているときは、そのブロックＢ1,
Ｂ2,... Ｂm 内のブロッキングダイオード４は順バイア
スとなり、そのブロックＢ1,Ｂ2,... Ｂm は読出状態と
なる。一方、駆動パルスVp1,Vp2,... Vpm が印加されて
いないときは、そのブロックＢ1,Ｂ2,... Ｂm内のブロ
ッキングダイオード４は逆バイアスとなり、そのブロッ
クＢ1,Ｂ2,...Ｂm は蓄積状態となる。すなわち、各ブ
ロックＢ1,Ｂ2,... Ｂm は時間ｔの読出状態と、時間Ｔ
−ｔの蓄積状態とを繰り返すことになる。読出状態にな
ったブロックＢ1,Ｂ2,... Ｂm からは、それまでの蓄積
状態の間に入射した光量に相当する出力電流Iout1,Iout
2,... Ioutn がチャンネル配線Ｃ1,Ｃ2,... Ｃn を経て
流れ出し、これら出力電流Iout1,Iout2,... Ioutn は外
部の信号処理回路によって増幅及び積分された後、時系
列的に出力されることになる。たとえば第１ブロックＢ
1 が読出状態になると、第１ブロックＢ1 から出力電流
Iout1,Iout2,... Ioutn が流れ出し、次いで第１ブロッ
クＢ1 が蓄積状態になって第２ブロックＢ2が読出状態
になると、第２ブロックＢ2 から出力電流Iout1,Iout
2,... Ioutn が流れ出すことになる。
動作するもので、図７のタイムチャートに示すように、
駆動パルスVp1,Vp2,... Vpm はブロックＢ1,Ｂ2,... Ｂ
m ごとに順番に周期Ｔで印加される。駆動パルスVp1,Vp
2,... Vpm が印加されているときは、そのブロックＢ1,
Ｂ2,... Ｂm 内のブロッキングダイオード４は順バイア
スとなり、そのブロックＢ1,Ｂ2,... Ｂm は読出状態と
なる。一方、駆動パルスVp1,Vp2,... Vpm が印加されて
いないときは、そのブロックＢ1,Ｂ2,... Ｂm内のブロ
ッキングダイオード４は逆バイアスとなり、そのブロッ
クＢ1,Ｂ2,...Ｂm は蓄積状態となる。すなわち、各ブ
ロックＢ1,Ｂ2,... Ｂm は時間ｔの読出状態と、時間Ｔ
−ｔの蓄積状態とを繰り返すことになる。読出状態にな
ったブロックＢ1,Ｂ2,... Ｂm からは、それまでの蓄積
状態の間に入射した光量に相当する出力電流Iout1,Iout
2,... Ioutn がチャンネル配線Ｃ1,Ｃ2,... Ｃn を経て
流れ出し、これら出力電流Iout1,Iout2,... Ioutn は外
部の信号処理回路によって増幅及び積分された後、時系
列的に出力されることになる。たとえば第１ブロックＢ
1 が読出状態になると、第１ブロックＢ1 から出力電流
Iout1,Iout2,... Ioutn が流れ出し、次いで第１ブロッ
クＢ1 が蓄積状態になって第２ブロックＢ2が読出状態
になると、第２ブロックＢ2 から出力電流Iout1,Iout
2,... Ioutn が流れ出すことになる。
【０００６】
【発明が解決しようとする課題】しかしながら実際は、
ブロックＢ1,Ｂ2,... Ｂm が読出状態から蓄積状態に切
り換わった直後には、出力電流Iout1,Iout2,... Ioutn
と逆方向に電流（以下「逆方向電流」という。）Ir1,Ir
2,... Irn が流れる。この逆方向電流Ir1,Ir2,... Irn
の大きさは正常な出力電流Iout1,Iout2,... Ioutn の１
０〜２０％に達し、その収束時間Ｔr は１０-3秒のオー
ダーにも達する。このため、たとえば第１ブロックＢ1
と第２ブロックＢ2 とで白が読み取られ、第３ブロック
Ｂ3 で黒が読み取られた場合には、第２ブロックＢ2 が
読出状態になったときに流れる出力電流Iout1,Iout
2,... Ioutn は通常よりも小さくなり、さらに第３ブロ
ックＢ3が読出状態になったときには流れないはずの出
力電流Iout1,Iout2,... Ioutn が逆方向電流Ir1,Ir
2,... Irn の分だけ逆方向に流れることになる。
ブロックＢ1,Ｂ2,... Ｂm が読出状態から蓄積状態に切
り換わった直後には、出力電流Iout1,Iout2,... Ioutn
と逆方向に電流（以下「逆方向電流」という。）Ir1,Ir
2,... Irn が流れる。この逆方向電流Ir1,Ir2,... Irn
の大きさは正常な出力電流Iout1,Iout2,... Ioutn の１
０〜２０％に達し、その収束時間Ｔr は１０-3秒のオー
ダーにも達する。このため、たとえば第１ブロックＢ1
と第２ブロックＢ2 とで白が読み取られ、第３ブロック
Ｂ3 で黒が読み取られた場合には、第２ブロックＢ2 が
読出状態になったときに流れる出力電流Iout1,Iout
2,... Ioutn は通常よりも小さくなり、さらに第３ブロ
ックＢ3が読出状態になったときには流れないはずの出
力電流Iout1,Iout2,... Ioutn が逆方向電流Ir1,Ir
2,... Irn の分だけ逆方向に流れることになる。
【０００７】この逆方向電流の原因は、ブロッキングダ
イオード４にかかる電圧が順バイアスから逆バイアスに
変化させられても、順バイアス時に注入されたキャリア
は瞬時には消失させられないので、このキャリアが一定
時間だけ逆方向に流れるためと考えられる。すなわち、
ブロッキングダイオード４のスイッチング速度はこの逆
方向電流によって制限を受けていると考えられる。
イオード４にかかる電圧が順バイアスから逆バイアスに
変化させられても、順バイアス時に注入されたキャリア
は瞬時には消失させられないので、このキャリアが一定
時間だけ逆方向に流れるためと考えられる。すなわち、
ブロッキングダイオード４のスイッチング速度はこの逆
方向電流によって制限を受けていると考えられる。
【０００８】そこで本発明者らは、一般にブロッキング
ダイオードなどのスイッチング素子に伴う逆方向電流を
低減することにより、そのスイッチング速度を向上させ
るため、鋭意研究を重ねた結果、本発明に至った。
ダイオードなどのスイッチング素子に伴う逆方向電流を
低減することにより、そのスイッチング速度を向上させ
るため、鋭意研究を重ねた結果、本発明に至った。
【０００９】
【課題を解決するための手段】本発明に係るスイッチン
グ素子の要旨とするところは、基板上に、下部電極と、
該下部電極上に堆積される半導体層と、該半導体層上に
堆積される上部電極とが形成されて構成されるスイッチ
ング素子において、前記下部電極及び前記上部電極のう
ち少なくともいずれか一方が透明であることにある。
グ素子の要旨とするところは、基板上に、下部電極と、
該下部電極上に堆積される半導体層と、該半導体層上に
堆積される上部電極とが形成されて構成されるスイッチ
ング素子において、前記下部電極及び前記上部電極のう
ち少なくともいずれか一方が透明であることにある。
【００１０】また、スイッチング素子において、前記透
明である電極がＩＴＯから成ることにある。
明である電極がＩＴＯから成ることにある。
【００１１】また、かかるスイッチング素子において、
前記半導体層がｐｉｎ構造にされていることにある。
前記半導体層がｐｉｎ構造にされていることにある。
【００１２】さらに、かかるスイッチング素子におい
て、前記半導体層がアモルファスシリコンから成ること
にある。
て、前記半導体層がアモルファスシリコンから成ること
にある。
【００１３】
【作用】かかるスイッチング素子によれば、下部電極若
しくは上部電極又はこれらの双方がＩＴＯなどから成
り、透明であるので、周辺から漏れてきた光は下部電極
や上部電極を透過して半導体層に入射する。これによ
り、半導体層における再結合準位が増加し、再結合速度
が速くなる。したがって、スイッチング素子にかかる電
圧が順バイアスから逆バイアスに変化させられたときで
も、順バイアス時に注入されたキャリアは再結合により
速やかに消失すると考えられる。その結果、逆方向電流
は急速に収束させられ、かつ、そのピーク値も小さくな
り、スイッチング速度が向上させられることになる。
しくは上部電極又はこれらの双方がＩＴＯなどから成
り、透明であるので、周辺から漏れてきた光は下部電極
や上部電極を透過して半導体層に入射する。これによ
り、半導体層における再結合準位が増加し、再結合速度
が速くなる。したがって、スイッチング素子にかかる電
圧が順バイアスから逆バイアスに変化させられたときで
も、順バイアス時に注入されたキャリアは再結合により
速やかに消失すると考えられる。その結果、逆方向電流
は急速に収束させられ、かつ、そのピーク値も小さくな
り、スイッチング速度が向上させられることになる。
【００１４】
【実施例】次に、本発明に係るスイッチング素子の実施
例について図面に基づき詳しく説明する。
例について図面に基づき詳しく説明する。
【００１５】図１に示すように、本発明に係るスイッチ
ング素子１０は、ガラスなどから成る透光性の基板１２
上に、ＩＴＯ（Indium Tin Oxide）などから成る透明な
下部電極１４と、アモルファスシリコンなどから成る半
導体層１６と、ＩＴＯなどから成る透明な上部電極１８
とが形成されて構成されている。ここで半導体層１６
は、基板１２側から順に、正孔が多数キャリアとなるｐ
型アモルファスシリコン層１６ａと、真性半導体となる
ｉ型アモルファスシリコン層１６ｂと、電子が多数キャ
リアとなるｎ型アモルファスシリコン層１６ｃとが積層
され、ｐｉｎ構造にされている。
ング素子１０は、ガラスなどから成る透光性の基板１２
上に、ＩＴＯ（Indium Tin Oxide）などから成る透明な
下部電極１４と、アモルファスシリコンなどから成る半
導体層１６と、ＩＴＯなどから成る透明な上部電極１８
とが形成されて構成されている。ここで半導体層１６
は、基板１２側から順に、正孔が多数キャリアとなるｐ
型アモルファスシリコン層１６ａと、真性半導体となる
ｉ型アモルファスシリコン層１６ｂと、電子が多数キャ
リアとなるｎ型アモルファスシリコン層１６ｃとが積層
され、ｐｉｎ構造にされている。
【００１６】このスイッチング素子１０を製造するに
は、まず基板１２上に、電子ビームや抵抗加熱による真
空蒸着法、あるいはＤＣやＲＦによるスパッタリング法
などによってＩＴＯなどの透明導電膜を堆積する。さら
にこの上に、プラズマＣＶＤ法などによって、ｐ型アモ
ルファスシリコン膜と、ｉ型アモルファスシリコン膜
と、ｎ型アモルファスシリコン膜とを連続的に堆積す
る。そして再度この上に、真空蒸着法やスパッタリング
法などによってＩＴＯなどの透明導電膜を堆積する。な
お、これら透明導電膜の膜厚はそれぞれ数百〜数千Å程
度が好ましいが、堆積するアモルファスシリコン膜の性
能や透明導電膜の特性などを考慮して適宜決定されるも
のである。
は、まず基板１２上に、電子ビームや抵抗加熱による真
空蒸着法、あるいはＤＣやＲＦによるスパッタリング法
などによってＩＴＯなどの透明導電膜を堆積する。さら
にこの上に、プラズマＣＶＤ法などによって、ｐ型アモ
ルファスシリコン膜と、ｉ型アモルファスシリコン膜
と、ｎ型アモルファスシリコン膜とを連続的に堆積す
る。そして再度この上に、真空蒸着法やスパッタリング
法などによってＩＴＯなどの透明導電膜を堆積する。な
お、これら透明導電膜の膜厚はそれぞれ数百〜数千Å程
度が好ましいが、堆積するアモルファスシリコン膜の性
能や透明導電膜の特性などを考慮して適宜決定されるも
のである。
【００１７】次いで、これらの膜を順にパターン化する
ことによって、下部電極１４と半導体層１６と上部電極
１８とを形成する。たとえばフォトリソグラフィ法によ
ってパターン化する場合は、まず最上層の透明導電膜上
にレジスト液を塗布し、プリベークをした後、所定のパ
ターンが刻まれたマスクを用いて露光を行ない、さらに
現像及びポストベークを行なう。そして、透明導電膜と
してＩＴＯを用いた場合であれば塩酸と硝酸の混合液に
よってその透明導電膜をエッチングし、上部電極１８を
形成する。次に、平行平板型のエッチング装置を用いて
アモルファスシリコン膜をエッチングする。すなわち、
チャンバー内を１０-3Torr以下まで排気した後、CF4 ガ
スと O2 ガスとを導入し、さらに圧力を５．０Ｐａに保
持しながら１３．５６ＭＨｚの高周波電源を用いて電極
に０．１〜０．７Ｗ／ｃｍ2 の電力を供給する。このよ
うにしてアモルファスシリコン膜をエッチングし、半導
体層１６を形成するのである。そして、パターニングに
用いたレジストを一旦除去した後、前述した最上層の透
明導電膜と同様に、最下層の透明導電膜もフォトリソグ
ラフィ法などによってパターン化し、下部電極１４を形
成すれば、下部電極１４と半導体層１６と上部電極１８
とから構成されるスイッチング素子１０が製造されるこ
とになる。
ことによって、下部電極１４と半導体層１６と上部電極
１８とを形成する。たとえばフォトリソグラフィ法によ
ってパターン化する場合は、まず最上層の透明導電膜上
にレジスト液を塗布し、プリベークをした後、所定のパ
ターンが刻まれたマスクを用いて露光を行ない、さらに
現像及びポストベークを行なう。そして、透明導電膜と
してＩＴＯを用いた場合であれば塩酸と硝酸の混合液に
よってその透明導電膜をエッチングし、上部電極１８を
形成する。次に、平行平板型のエッチング装置を用いて
アモルファスシリコン膜をエッチングする。すなわち、
チャンバー内を１０-3Torr以下まで排気した後、CF4 ガ
スと O2 ガスとを導入し、さらに圧力を５．０Ｐａに保
持しながら１３．５６ＭＨｚの高周波電源を用いて電極
に０．１〜０．７Ｗ／ｃｍ2 の電力を供給する。このよ
うにしてアモルファスシリコン膜をエッチングし、半導
体層１６を形成するのである。そして、パターニングに
用いたレジストを一旦除去した後、前述した最上層の透
明導電膜と同様に、最下層の透明導電膜もフォトリソグ
ラフィ法などによってパターン化し、下部電極１４を形
成すれば、下部電極１４と半導体層１６と上部電極１８
とから構成されるスイッチング素子１０が製造されるこ
とになる。
【００１８】ここでは、フォトリソグラフィ法によって
下部電極１４と半導体層１６と上部電極１８とを形成す
る方法を例示したが、マスク法などによって最初から不
必要な部分には膜が堆積されないようにして形成しても
よいなど、その製造方法は何ら限定されるものではな
い。
下部電極１４と半導体層１６と上部電極１８とを形成す
る方法を例示したが、マスク法などによって最初から不
必要な部分には膜が堆積されないようにして形成しても
よいなど、その製造方法は何ら限定されるものではな
い。
【００１９】このスイッチング素子１０によれば、下部
電極１４及び上部電極１８が透明で、周辺からの漏光が
これらを透過して半導体層１６に入射するため、逆方向
電流は１０-5〜１０-6秒のオーダーで収束させられ、か
つ、そのピーク値も小さくなり、スイッチング速度が向
上させられる。この主な原因は、アモルファスシリコン
から成る半導体層１６には多数のトラップ準位が存在し
ていて、この半導体層１６に光が入射すると、これらの
トラップ準位が変化して再結合準位が増加すると考えら
れる。このため、再結合速度が速くなり、スイッチング
素子１０にかかる電圧が順バイアスから逆バイアスに変
化させられたときでも、順バイアス時に注入されたキャ
リアは再結合によって速やかに消失すると考えられる。
また、半導体層１６とＩＴＯなどとの界面を設けたこと
も少なからず影響していると考えられる。したがって、
このスイッチング素子１０を原稿読み取り装置に使用す
れば、より正確な信号出力を得ることができ、さらに信
号読み出し速度を速めることも可能である。
電極１４及び上部電極１８が透明で、周辺からの漏光が
これらを透過して半導体層１６に入射するため、逆方向
電流は１０-5〜１０-6秒のオーダーで収束させられ、か
つ、そのピーク値も小さくなり、スイッチング速度が向
上させられる。この主な原因は、アモルファスシリコン
から成る半導体層１６には多数のトラップ準位が存在し
ていて、この半導体層１６に光が入射すると、これらの
トラップ準位が変化して再結合準位が増加すると考えら
れる。このため、再結合速度が速くなり、スイッチング
素子１０にかかる電圧が順バイアスから逆バイアスに変
化させられたときでも、順バイアス時に注入されたキャ
リアは再結合によって速やかに消失すると考えられる。
また、半導体層１６とＩＴＯなどとの界面を設けたこと
も少なからず影響していると考えられる。したがって、
このスイッチング素子１０を原稿読み取り装置に使用す
れば、より正確な信号出力を得ることができ、さらに信
号読み出し速度を速めることも可能である。
【００２０】以上、本発明に係るスイッチング素子の一
実施例を詳述したが、本発明は上述した実施例に限定さ
れることなく、その他の態様でも実施し得るものであ
る。
実施例を詳述したが、本発明は上述した実施例に限定さ
れることなく、その他の態様でも実施し得るものであ
る。
【００２１】たとえば図２に示すように、ガラスなどの
基板１２上に、ＩＴＯなどから成る透明な下部電極１４
と、ｉ型アモルファスシリコン層だけから成る半導体層
２０と、金属などから成る不透明な上部電極２２とが形
成されて構成されたスイッチング素子２４でもよい。こ
のスイッチング素子２４では、ｉ型アモルファスシリコ
ン層（２０）と下部電極１４との界面でショットキーバ
リアーが形成されていて、周辺からの漏光は下部電極１
４を透過して半導体層２０に入射することになる。
基板１２上に、ＩＴＯなどから成る透明な下部電極１４
と、ｉ型アモルファスシリコン層だけから成る半導体層
２０と、金属などから成る不透明な上部電極２２とが形
成されて構成されたスイッチング素子２４でもよい。こ
のスイッチング素子２４では、ｉ型アモルファスシリコ
ン層（２０）と下部電極１４との界面でショットキーバ
リアーが形成されていて、周辺からの漏光は下部電極１
４を透過して半導体層２０に入射することになる。
【００２２】また図３に示すように、ガラスなどの基板
１２上に、ＩＴＯなどから成る透明な下部電極１４と、
ｐ型アモルファスシリコン層２６ａとｉ型アモルファス
シリコン層２６ｂとが積層されて成る半導体層２６と、
金属などから成る不透明な上部電極２２とが形成されて
構成されたスイッチング素子２８でもよい。本例から明
らかなように、半導体層はｐｉ構造にされていてもよ
い。
１２上に、ＩＴＯなどから成る透明な下部電極１４と、
ｐ型アモルファスシリコン層２６ａとｉ型アモルファス
シリコン層２６ｂとが積層されて成る半導体層２６と、
金属などから成る不透明な上部電極２２とが形成されて
構成されたスイッチング素子２８でもよい。本例から明
らかなように、半導体層はｐｉ構造にされていてもよ
い。
【００２３】さらに図４に示すように、ガラスなどの基
板１２上に、ＩＴＯなどから成る透明な下部電極１４
と、絶縁層３０と、ｉ型アモルファスシリコン層３２ａ
とｐ型アモルファスシリコン層３２ｂとが積層されて成
る半導体層３２と、金属などから成る不透明な上部電極
２２とが形成されて構成されたスイッチング素子３４で
もよい。このスイッチング素子３４はＭＩＳ型になって
いて、半導体層３２は下部電極１４上に絶縁層３０を介
して堆積されている。本例から明らかなように、半導体
層は下部電極上に直接でなく間接に堆積されていてもよ
く、その他の各層についても同様である。
板１２上に、ＩＴＯなどから成る透明な下部電極１４
と、絶縁層３０と、ｉ型アモルファスシリコン層３２ａ
とｐ型アモルファスシリコン層３２ｂとが積層されて成
る半導体層３２と、金属などから成る不透明な上部電極
２２とが形成されて構成されたスイッチング素子３４で
もよい。このスイッチング素子３４はＭＩＳ型になって
いて、半導体層３２は下部電極１４上に絶縁層３０を介
して堆積されている。本例から明らかなように、半導体
層は下部電極上に直接でなく間接に堆積されていてもよ
く、その他の各層についても同様である。
【００２４】また、最初に例示した半導体層１６は基板
１２側からｐｉｎの順に積層されているが、これとは逆
にｎｉｐの順に積層されていて、ｐｉｎ構造にされてい
てもよい。また、上述したショットキーバリアー型、ｐ
ｉ型、ＭＩＳ型以外に、ｎｉ型、ｐｎ型、ヘテロ接合
型、ホモ接合型あるいはこれらを組み合わせた型などに
単層又は多層に堆積したものでもよい。さらに、半導体
層を構成するアモルファスシリコンとしては、水素化ア
モルファスシリコンa-Si:H、水素化アモルファスシリコ
ンカーバイドa-SiC:H 、アモルファスシリコンナイトラ
イドなどの他、単なるアモルファスシリコンa-Siなどが
好ましいが、シリコンと炭素、ゲルマニウム、スズなど
の他の元素との合金から成るアモルファスシリコン系半
導体の非晶質あるいは微結晶を堆積したものでもよい。
すなわち、本発明に係るスイッチング素子は、少なくと
も１つの電位障壁やショットキーバリアーなどの表面障
壁などを有していて、スイッチング機能を備えているも
のであれば、いかなる構造にされていてもよい。
１２側からｐｉｎの順に積層されているが、これとは逆
にｎｉｐの順に積層されていて、ｐｉｎ構造にされてい
てもよい。また、上述したショットキーバリアー型、ｐ
ｉ型、ＭＩＳ型以外に、ｎｉ型、ｐｎ型、ヘテロ接合
型、ホモ接合型あるいはこれらを組み合わせた型などに
単層又は多層に堆積したものでもよい。さらに、半導体
層を構成するアモルファスシリコンとしては、水素化ア
モルファスシリコンa-Si:H、水素化アモルファスシリコ
ンカーバイドa-SiC:H 、アモルファスシリコンナイトラ
イドなどの他、単なるアモルファスシリコンa-Siなどが
好ましいが、シリコンと炭素、ゲルマニウム、スズなど
の他の元素との合金から成るアモルファスシリコン系半
導体の非晶質あるいは微結晶を堆積したものでもよい。
すなわち、本発明に係るスイッチング素子は、少なくと
も１つの電位障壁やショットキーバリアーなどの表面障
壁などを有していて、スイッチング機能を備えているも
のであれば、いかなる構造にされていてもよい。
【００２５】さらに、透明にする電極は下部電極でも上
部電極でもよく、さらに双方とも透明にしてもよい。す
なわち、下部電極及び上部電極のうち少なくともいずれ
か一方が透明であればよいのである。なお、従来の原稿
読み取り装置１において、そのブロッキングダイオード
４を構成する上部電極４ｃが透明になっているのは製造
工程の簡略化などのためであって、接続配線７などによ
って遮光されているから、本発明に係る特有の効果を何
ら奏するものではない。
部電極でもよく、さらに双方とも透明にしてもよい。す
なわち、下部電極及び上部電極のうち少なくともいずれ
か一方が透明であればよいのである。なお、従来の原稿
読み取り装置１において、そのブロッキングダイオード
４を構成する上部電極４ｃが透明になっているのは製造
工程の簡略化などのためであって、接続配線７などによ
って遮光されているから、本発明に係る特有の効果を何
ら奏するものではない。
【００２６】その他、下部電極や上部電極の材料として
は、ＩＴＯ以外に SnO2 や TiO2 などを用いてもよい。
すなわち、透明で導電性を備えた材料であれば何ら限定
されるものではないなど、本発明はその主旨を逸脱しな
い範囲内で当業者の知識に基づき種々なる改良、修正、
変形を加えた態様で実施し得るものである。
は、ＩＴＯ以外に SnO2 や TiO2 などを用いてもよい。
すなわち、透明で導電性を備えた材料であれば何ら限定
されるものではないなど、本発明はその主旨を逸脱しな
い範囲内で当業者の知識に基づき種々なる改良、修正、
変形を加えた態様で実施し得るものである。
【００２７】
【発明の効果】本発明に係るスイッチング素子は、下部
電極及び上部電極のうち少なくともいずれか一方が透明
であるため、周辺から漏れてきた光が下部電極や上部電
極を透過して半導体層に入射し、逆方向電流は急速に収
束させられ、かつ、そのピーク値も小さくなる。このた
め、スイッチング速度は大幅に向上させられることにな
る。さらに、本発明に係るスイッチング素子を原稿読み
取り装置に使用すれば、より正確な信号出力を得ること
ができるとともに、信号読み出し速度を速めることも可
能であるなど、本発明は種々の優れた効果を奏する。
電極及び上部電極のうち少なくともいずれか一方が透明
であるため、周辺から漏れてきた光が下部電極や上部電
極を透過して半導体層に入射し、逆方向電流は急速に収
束させられ、かつ、そのピーク値も小さくなる。このた
め、スイッチング速度は大幅に向上させられることにな
る。さらに、本発明に係るスイッチング素子を原稿読み
取り装置に使用すれば、より正確な信号出力を得ること
ができるとともに、信号読み出し速度を速めることも可
能であるなど、本発明は種々の優れた効果を奏する。
【図１】本発明に係るスイッチング素子の一実施例を示
す断面模式図である。
す断面模式図である。
【図２】本発明に係るスイッチング素子の他の実施例を
示す断面模式図である。
示す断面模式図である。
【図３】本発明に係るスイッチング素子の更に他の実施
例を示す断面模式図である。
例を示す断面模式図である。
【図４】本発明に係るスイッチング素子の更に他の実施
例を示す断面模式図である。
例を示す断面模式図である。
【図５】従来のスイッチング素子を用いた原稿読み取り
装置の一例を示す断面模式図である。
装置の一例を示す断面模式図である。
【図６】図５に示した原稿読み取り装置の回路図であ
る。
る。
【図７】図５及び図６に示した原稿読み取り装置の動作
を説明するためのタイムチャートである。
を説明するためのタイムチャートである。
【符号の説明】 １０，２４，２８，３４；スイッチング素子 １２；基板 １４；下部電極 １６，２０，２６，３２；半導体層 １８，２２；上部電極
Claims (4)
- 【請求項１】 基板上に、下部電極と、該下部電極上に
堆積される半導体層と、該半導体層上に堆積される上部
電極とが形成されて構成されるスイッチング素子におい
て、 前記下部電極及び前記上部電極のうち少なくともいずれ
か一方が透明であることを特徴とするスイッチング素
子。 - 【請求項２】 前記透明である電極がＩＴＯから成るこ
とを特徴とする請求項１に記載のスイッチング素子。 - 【請求項３】 前記半導体層がｐｉｎ構造にされている
ことを特徴とする請求項１又は請求項２に記載のスイッ
チング素子。 - 【請求項４】 前記半導体層がアモルファスシリコンか
ら成ることを特徴とする請求項１乃至請求項３に記載の
スイッチング素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4188718A JPH066514A (ja) | 1992-06-22 | 1992-06-22 | スイッチング素子 |
| PCT/JP1993/000794 WO1993026046A1 (fr) | 1992-06-15 | 1993-06-14 | Dispositif semi-conducteur |
| EP19930913518 EP0601200A4 (en) | 1992-06-15 | 1993-06-14 | SEMICONDUCTOR DEVICE. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4188718A JPH066514A (ja) | 1992-06-22 | 1992-06-22 | スイッチング素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066514A true JPH066514A (ja) | 1994-01-14 |
Family
ID=16228572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4188718A Withdrawn JPH066514A (ja) | 1992-06-15 | 1992-06-22 | スイッチング素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066514A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0664164A3 (en) * | 1994-01-24 | 1995-10-18 | Bristol Myers Squibb Co | Device for separating defective articles and non-defective articles. |
-
1992
- 1992-06-22 JP JP4188718A patent/JPH066514A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0664164A3 (en) * | 1994-01-24 | 1995-10-18 | Bristol Myers Squibb Co | Device for separating defective articles and non-defective articles. |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |