JPS60181942A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPS60181942A JPS60181942A JP59037883A JP3788384A JPS60181942A JP S60181942 A JPS60181942 A JP S60181942A JP 59037883 A JP59037883 A JP 59037883A JP 3788384 A JP3788384 A JP 3788384A JP S60181942 A JPS60181942 A JP S60181942A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- cell
- logical
- real
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/12—Digital output to print unit, e.g. line printer, chain printer
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Human Computer Interaction (AREA)
- Record Information Processing For Printing (AREA)
- Image Input (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、プリンタ等に出力リベきデータを一時格納す
るメモリの当該制御装置に関づる。
るメモリの当該制御装置に関づる。
［技術の背景］
イメージデータを連続して高速に出力印刷づるレーザプ
リンタ等では、当該イメージデータを格納づるイメージ
メモリの制御は高速処理を考慮したものとなっている。
リンタ等では、当該イメージデータを格納づるイメージ
メモリの制御は高速処理を考慮したものとなっている。
［従来技術と問題点］
従来、この種の制御装置として、例えば第１図に示すよ
うなものがある。
うなものがある。
これは、実メモリとしてのイメージメモリを２ペ一ジ分
、即ちイメージメモリ１、同２を設け、イメージデータ
の書き込み時に、レレクタ３によって、例えばイメージ
メモリ１を指定し、当該メモリに対応する論理空間での
論理アドレスを順次指定してイメージメモリ１をアクセ
スすると共に１ペ一ジ分のイメージデータを順次イメー
ジメモリ１に格納する。そして、このイメージメモリ１
に格納したデータを順次読み出し、レーデプリンタ等で
順次プリントアウトしていく際に、セレクタ３をタイム
シェアリングで切り換え、そのイメージメモリ２への切
り換え時に、次代−ジ分のイメージデータをイメージメ
モリ２にセレクタ３を介した論理アドレスの指定によっ
て順次格納し、更に、このイメージメ〔す２に格納した
データを順次プリントアウトしている時には、上記と同
様にセレクタ３によっＣ切り換えられるイメージメモリ
１にその次のページに対応したイメージデータが論理ア
ドレスの指定によって順次格納されるようになっている
。
、即ちイメージメモリ１、同２を設け、イメージデータ
の書き込み時に、レレクタ３によって、例えばイメージ
メモリ１を指定し、当該メモリに対応する論理空間での
論理アドレスを順次指定してイメージメモリ１をアクセ
スすると共に１ペ一ジ分のイメージデータを順次イメー
ジメモリ１に格納する。そして、このイメージメモリ１
に格納したデータを順次読み出し、レーデプリンタ等で
順次プリントアウトしていく際に、セレクタ３をタイム
シェアリングで切り換え、そのイメージメモリ２への切
り換え時に、次代−ジ分のイメージデータをイメージメ
モリ２にセレクタ３を介した論理アドレスの指定によっ
て順次格納し、更に、このイメージメ〔す２に格納した
データを順次プリントアウトしている時には、上記と同
様にセレクタ３によっＣ切り換えられるイメージメモリ
１にその次のページに対応したイメージデータが論理ア
ドレスの指定によって順次格納されるようになっている
。
即し、２つのイメージメモリ１及び２を読み出し及び書
き込み用に割り当て、一方のイメージメモリから １ペ
一ジ分のイメージデータを読み出しづと同時に他方のイ
メージメモリに次のイメージデータを書き込むようにし
、当該各処理が終了した時点で各イメージメモリの割り
当てを反転するようにしている。
き込み用に割り当て、一方のイメージメモリから １ペ
一ジ分のイメージデータを読み出しづと同時に他方のイ
メージメモリに次のイメージデータを書き込むようにし
、当該各処理が終了した時点で各イメージメモリの割り
当てを反転するようにしている。
上記のようなイメージメモリの制Ｏ１ｌ Ｒ置によれば
、レーデプリンタ等で高速にイメージデータのプリント
アウトを行なっても、連続した処理が可能となる。
、レーデプリンタ等で高速にイメージデータのプリント
アウトを行なっても、連続した処理が可能となる。
しかしながら、実メモリとしてのイメージメモリを２つ
、即ち２ペ一ジ分備えなければならないことから、当該
メモリの容量が嵩むという不具合がある。 。
、即ち２ペ一ジ分備えなければならないことから、当該
メモリの容量が嵩むという不具合がある。 。
そこで、イメージメモリを１ペ一ジ分とし、当該イメー
ジメモリ内のデータを読み出していく際に、その読み出
して不用になった部分に新たなイメージデータを順次格
納するような制御が一応考えられる。ところが、このよ
うな制御であっては、例えば、グラフ情報の軸部分のイ
メージデータを先に格納し、次にグラフ線部分のイメー
ジデータを格納するような場合等、イメージメモリへの
白き込み場所の指定（論理アドレス）が、ページの上位
から行なわれる読み出し時とは異なってランダムに行な
われる場合には、正常なイメージデータのブリントアウ
ｌ〜が望めなくなる。
ジメモリ内のデータを読み出していく際に、その読み出
して不用になった部分に新たなイメージデータを順次格
納するような制御が一応考えられる。ところが、このよ
うな制御であっては、例えば、グラフ情報の軸部分のイ
メージデータを先に格納し、次にグラフ線部分のイメー
ジデータを格納するような場合等、イメージメモリへの
白き込み場所の指定（論理アドレス）が、ページの上位
から行なわれる読み出し時とは異なってランダムに行な
われる場合には、正常なイメージデータのブリントアウ
ｌ〜が望めなくなる。
［発明の目的］
本発明は、上記に鑑みてなされたちのぐあり、イメージ
データの読み出しの際の処理速度を損うことなく、必要
とりるイメージメモリの容量を少なくすることが可能な
メモリ制御装置を提供することを［１的としている。
データの読み出しの際の処理速度を損うことなく、必要
とりるイメージメモリの容量を少なくすることが可能な
メモリ制御装置を提供することを［１的としている。
［発明の構成］
上記目的を達成づる１＝め、本発明は、メモリの実メし
り空間に対応した論理空間をセル単位に分割し、当該論
理セルの指定によってメモリ上の実セルをアクセスづる
ようにしたメモリ制御装置であって、メモリ上のュータ
読み出しセルの実アドレスを順次格納づる空ヒルアドレ
ス格納手段と、データの書き込み時に順次指定される論
理セルアドレスに上記セルアドレス格納手段内の所定実
アト四スを割り４＝Ｊりると共に該１（き込み時及び当
該データの読み出し時に指定される論理レルアドレスを
当該割りイ１り実アドレスに変換づる第１及び第２の７
ドレス変換手段とを備え、上記第１及び第２のアドレス
変換手段の一方を介してメモリに書き込みセル指定を行
なうと共に、他方を介してメモリに読み出しセル指定を
行なうようにしたものである。
り空間に対応した論理空間をセル単位に分割し、当該論
理セルの指定によってメモリ上の実セルをアクセスづる
ようにしたメモリ制御装置であって、メモリ上のュータ
読み出しセルの実アドレスを順次格納づる空ヒルアドレ
ス格納手段と、データの書き込み時に順次指定される論
理セルアドレスに上記セルアドレス格納手段内の所定実
アト四スを割り４＝Ｊりると共に該１（き込み時及び当
該データの読み出し時に指定される論理レルアドレスを
当該割りイ１り実アドレスに変換づる第１及び第２の７
ドレス変換手段とを備え、上記第１及び第２のアドレス
変換手段の一方を介してメモリに書き込みセル指定を行
なうと共に、他方を介してメモリに読み出しセル指定を
行なうようにしたものである。
［発明の実施例］
以下、本発明の実施例を図面に基づいて説明する。
第２図は本発明の一実施例を示すブロック図である。同
図において、１ｏは実メモリとしてのイメージメモリで
あり、１ペ一ジ分の記憶８最を有している。そして、こ
のイメージメモリ１゜に対応し１＝論論理間は、例えば
第３図に示すように１６ｘ １Ｇドツトで構成されるセ
ルＣ単位に分割されており、当該論理［ルアドレスを指
定Ｊることによってイメージメモリ１ｏ上の対応した実
ヒルがアクロスされ、読み出し峙であるならば当該実セ
ル部分に格納されているイメージデータがドツト単位に
順次読み出され、また、出き込み時であるならば当該実
セル部分にイメージデータがドツト単位で順次書き込ま
れるようになつＣいる（各ドツトのアドレス指定は別系
統）。
図において、１ｏは実メモリとしてのイメージメモリで
あり、１ペ一ジ分の記憶８最を有している。そして、こ
のイメージメモリ１゜に対応し１＝論論理間は、例えば
第３図に示すように１６ｘ １Ｇドツトで構成されるセ
ルＣ単位に分割されており、当該論理［ルアドレスを指
定Ｊることによってイメージメモリ１ｏ上の対応した実
ヒルがアクロスされ、読み出し峙であるならば当該実セ
ル部分に格納されているイメージデータがドツト単位に
順次読み出され、また、出き込み時であるならば当該実
セル部分にイメージデータがドツト単位で順次書き込ま
れるようになつＣいる（各ドツトのアドレス指定は別系
統）。
一方、１１及び１２はアドレス変換メモリであり、これ
らのアドレス変換メしり１１．１２は、イメージデータ
の書き込み時にセレクタ１３を介して順次入力される論
理ヒルアドレスに対して後述Ｊる先入れ先出し方式のＦ
ＩＦＯメモリ１６に格納したイメージメモリ上の実セル
アドレスを順次割りイ」りると共に、該ｎ１き込み時及
び当該イメージデータの読み出し時に論理セルアドレス
の指定によって当該割り（ｊリレルアドレスを出力する
ようになっている。そしＣ１この割り（＝Ｊけセルアド
レスはセレクタ１４を介しくイメージメモリ１０に転送
されるようになっている。
らのアドレス変換メしり１１．１２は、イメージデータ
の書き込み時にセレクタ１３を介して順次入力される論
理ヒルアドレスに対して後述Ｊる先入れ先出し方式のＦ
ＩＦＯメモリ１６に格納したイメージメモリ上の実セル
アドレスを順次割りイ」りると共に、該ｎ１き込み時及
び当該イメージデータの読み出し時に論理セルアドレス
の指定によって当該割り（ｊリレルアドレスを出力する
ようになっている。そしＣ１この割り（＝Ｊけセルアド
レスはセレクタ１４を介しくイメージメモリ１０に転送
されるようになっている。
また、１６は前述したように、先入れ先出し方式のＦ
Ｉ Ｆ Ｏメモリであり、このＦＩＦＯメモリ１６は、
イメージデータをイメージメモリ１０から読み出づ際に
、アドレス変換メモリ１１又は１２から出力されるセル
アドレス、即ち、イメージメモリ１０上で読み出しのた
めに不必要となる空セルアドレス（実アドレス）が順次
格納されるようになっている。
Ｉ Ｆ Ｏメモリであり、このＦＩＦＯメモリ１６は、
イメージデータをイメージメモリ１０から読み出づ際に
、アドレス変換メモリ１１又は１２から出力されるセル
アドレス、即ち、イメージメモリ１０上で読み出しのた
めに不必要となる空セルアドレス（実アドレス）が順次
格納されるようになっている。
次に、作動を説明づる。
今、イメージメモリ１０上に４１１１成した実セルを第
４図＜ａ ＞に示ずようにし、各実セルのアドレスを上
から順に Ｃ（１１） 、Ｃ（１２） 、・・・・・・・・・、Ｃ
（１１１）Ｃ（２１）、Ｃ（２２）、・・・・・・・・
・、Ｃ（２ｎ）Ｃ（ｎｌ） 、Ｃ（ｎ２） 、・・・−
”’、Ｃ（ｎｎ）のようにづる。そして、各実セルアド
レスＣ（ｉｊ）は、論理空間上の論理ヒルアドレス（ｉ
ｊ）に対応するものである。
４図＜ａ ＞に示ずようにし、各実セルのアドレスを上
から順に Ｃ（１１） 、Ｃ（１２） 、・・・・・・・・・、Ｃ
（１１１）Ｃ（２１）、Ｃ（２２）、・・・・・・・・
・、Ｃ（２ｎ）Ｃ（ｎｌ） 、Ｃ（ｎ２） 、・・・−
”’、Ｃ（ｎｎ）のようにづる。そして、各実セルアド
レスＣ（ｉｊ）は、論理空間上の論理ヒルアドレス（ｉ
ｊ）に対応するものである。
ここで、イメージメモリ１０内に１ペ一ジ分のイメージ
データが格納されており（この時、アドレス変換メモリ
１１には上記のような論理セルアドレスと実セルアドレ
スとの関係が格納されている。）、このイメージデータ
をレーザプリンタ等で順次プリントアウトすると共に次
ベージ１ス降のイメージデータの格納及びプリントアラ
（−を考える。
データが格納されており（この時、アドレス変換メモリ
１１には上記のような論理セルアドレスと実セルアドレ
スとの関係が格納されている。）、このイメージデータ
をレーザプリンタ等で順次プリントアウトすると共に次
ベージ１ス降のイメージデータの格納及びプリントアラ
（−を考える。
ｊ、す′、１ペ一ジ分のイメージデータを読みたりため
に、論理セルアドレスの指定が （１１）→（１２）→・・・・・・・・・→（１ｎ）→
−→（２１）→（２２）→・・・川・・・→（２ｎ）→
−＋ （ｎｌ） −＋ （ｎ２） −＞・−−−−−−
−・−＋ （ｎｎ）のように行なわれる。そして、この
指定される論理７ドレスがセレクタ１３を介してアドレ
ス変換メモリ１１に人ノＪし、その変換出力として、実
アドレス Ｃ（１１）−＞Ｃ（１２）−＞−Ｃ（Ｉｎ＞−ｈ→Ｃ（
２１）→Ｃ（２２）−→・・・・・・・・・Ｃ（２＋１
）→−Ｊ Ｃ（Ｉｌｌ） −１０（ｎ２） −）＋＋＋
・・＋＋Ｃ（ｎｎ）が出力され、これらのアドレス情報
がセレクタ１４を介してイメージメモリ１０に入力し、
これによって指定されたセル内のイメージデータが順次
イメージメモリ１０から読み出されてぃく〈第４図（ｂ
）参照）。
に、論理セルアドレスの指定が （１１）→（１２）→・・・・・・・・・→（１ｎ）→
−→（２１）→（２２）→・・・川・・・→（２ｎ）→
−＋ （ｎｌ） −＋ （ｎ２） −＞・−−−−−−
−・−＋ （ｎｎ）のように行なわれる。そして、この
指定される論理７ドレスがセレクタ１３を介してアドレ
ス変換メモリ１１に人ノＪし、その変換出力として、実
アドレス Ｃ（１１）−＞Ｃ（１２）−＞−Ｃ（Ｉｎ＞−ｈ→Ｃ（
２１）→Ｃ（２２）−→・・・・・・・・・Ｃ（２＋１
）→−Ｊ Ｃ（Ｉｌｌ） −１０（ｎ２） −）＋＋＋
・・＋＋Ｃ（ｎｎ）が出力され、これらのアドレス情報
がセレクタ１４を介してイメージメモリ１０に入力し、
これによって指定されたセル内のイメージデータが順次
イメージメモリ１０から読み出されてぃく〈第４図（ｂ
）参照）。
このような１ページ目の出力の際に、アドレス変換メモ
リ１１から出力されるアドレス情報がセレクタ１５を介
して順次Ｆ Ｉ Ｆ Ｏメモリ１ＧにＣ（１１）→Ｃ（
１２）→Ｃ（１３）→・・・・・・のように格納されて
いく（第４図（Ｃ）参照）。
リ１１から出力されるアドレス情報がセレクタ１５を介
して順次Ｆ Ｉ Ｆ Ｏメモリ１ＧにＣ（１１）→Ｃ（
１２）→Ｃ（１３）→・・・・・・のように格納されて
いく（第４図（Ｃ）参照）。
そして、２ページ目のイメージデータを書き込むため、
論理セルアドレスの指定が、例えば（１２） → （２
２） → 〈３２）〜） （４２ン →・・目・・の順
に行なわれたとすると、これらの論理セルアドレスがタ
イムシェアリングで切り換えられるセレクタ１３を介し
てアドレス変換メ゛Ｅす１２に入力し、これら各論理セ
ルアドレスに対してＦＪＦＯメモリ１６内の実アドレス
が （１２）→Ｃ（１１） （２２）→Ｃ（１２） （３２）→Ｃ（１３） （４２）→Ｃ（１４） のように割すイ」【プられる（第４図（ｄ ）参照）。
論理セルアドレスの指定が、例えば（１２） → （２
２） → 〈３２）〜） （４２ン →・・目・・の順
に行なわれたとすると、これらの論理セルアドレスがタ
イムシェアリングで切り換えられるセレクタ１３を介し
てアドレス変換メ゛Ｅす１２に入力し、これら各論理セ
ルアドレスに対してＦＪＦＯメモリ１６内の実アドレス
が （１２）→Ｃ（１１） （２２）→Ｃ（１２） （３２）→Ｃ（１３） （４２）→Ｃ（１４） のように割すイ」【プられる（第４図（ｄ ）参照）。
づると、この割りイ」りられたアドレス情報がアドレス
変換メモリ１２からタイムシェアリングで切り換えられ
るセレクタ１４を介してイメージメモリ１０に転送され
、例えば、論理セルアドレス（１２）で指定した時のイ
メージデータがイメージメーしり１０上の実セルアドレ
スＣ（１１）に対応したセルに格納されるように、２ペ
ージ目のイメージデータがイメージメモリ１０に順次格
納される。
変換メモリ１２からタイムシェアリングで切り換えられ
るセレクタ１４を介してイメージメモリ１０に転送され
、例えば、論理セルアドレス（１２）で指定した時のイ
メージデータがイメージメーしり１０上の実セルアドレ
スＣ（１１）に対応したセルに格納されるように、２ペ
ージ目のイメージデータがイメージメモリ１０に順次格
納される。
上記のようにイメージメ［す１０から １ページ目のイ
メージデータが順次出力されている間に、空どなったイ
メージメモリ１０上のセルに順次２ページ目のイメージ
データを格納すると、１ペ一ジ分のイメージデータの出
力と共に２ページ目の全イメージデータがイメージメモ
リ１０に格納される。
メージデータが順次出力されている間に、空どなったイ
メージメモリ１０上のセルに順次２ページ目のイメージ
データを格納すると、１ペ一ジ分のイメージデータの出
力と共に２ページ目の全イメージデータがイメージメモ
リ１０に格納される。
次に、２ページ目のプリントアウトを行なう際に、論理
セルアドレスの指定が （１１）→（１２）→・・・・・・・・・の順に行なわ
れ、その論理セルアドレスがセレクタ１３を介してアド
レス変換メーしり１２に順次入力し、それに伴ってアト
１ノス変換メモリ１２から、例えば論理セルアドレス（
１２）に対してはアドレス情報Ｃ（１１） 、論理セル
アドレス（２２）に対してはアドレス情報Ｃ（１２）の
ように各々変換されたアドレス情報が順次出力される（
第４図（ｅ ）参照）。そして、これらのアドレス情報
がセレクタ１４を介してイメージメモリ１０に順次入力
し、対応するイメージメモリ１０上のセルからイメージ
データが順次出力される。
セルアドレスの指定が （１１）→（１２）→・・・・・・・・・の順に行なわ
れ、その論理セルアドレスがセレクタ１３を介してアド
レス変換メーしり１２に順次入力し、それに伴ってアト
１ノス変換メモリ１２から、例えば論理セルアドレス（
１２）に対してはアドレス情報Ｃ（１１） 、論理セル
アドレス（２２）に対してはアドレス情報Ｃ（１２）の
ように各々変換されたアドレス情報が順次出力される（
第４図（ｅ ）参照）。そして、これらのアドレス情報
がセレクタ１４を介してイメージメモリ１０に順次入力
し、対応するイメージメモリ１０上のセルからイメージ
データが順次出力される。
このように２ページ目のイメージデータが出力されてい
る際に、上記と同様に３ページｌ−１のイメージデータ
をイメージメモリ１０に格納するために新たな論理セル
アドレスが指定され、この論理セルアドレスがセレクタ
１３を介してアドレス変換メモリ１１に入力し、これら
の論理セルアドレスに、既にアドレス変換メモリ１２か
らセレクタ１５を介してＦＩＦＯメモリ１Ｇに格納され
ているアドレス情報 ・・・、Ｃ（１１） 、・・・、Ｃ（１２＞、・・・Ｃ
（１３） 、・・・が割れ付けられる。そして同時に、
これらの割り（＝Ｊ ｔ）られたアドレス情報に対応し
たイメージメしり、Ｆのセルに順次イメージデータが格
納されでいく。
る際に、上記と同様に３ページｌ−１のイメージデータ
をイメージメモリ１０に格納するために新たな論理セル
アドレスが指定され、この論理セルアドレスがセレクタ
１３を介してアドレス変換メモリ１１に入力し、これら
の論理セルアドレスに、既にアドレス変換メモリ１２か
らセレクタ１５を介してＦＩＦＯメモリ１Ｇに格納され
ているアドレス情報 ・・・、Ｃ（１１） 、・・・、Ｃ（１２＞、・・・Ｃ
（１３） 、・・・が割れ付けられる。そして同時に、
これらの割り（＝Ｊ ｔ）られたアドレス情報に対応し
たイメージメしり、Ｆのセルに順次イメージデータが格
納されでいく。
以下同様に、奇数ページについては論理Ｕルノ７ドレス
がアドレス変換メモリ１１に入力し、当該論理ヒルノア
ドレスがその時Ｆ Ｉ ＦＯメモリ１Ｇに格納されてい
る実アドレス情報に割り刊【ノられる一方、偶数ページ
につい−Ｃは論ＩＩ！セルアドレスがアドレス変換メモ
リ１２に入力し、当該論理レルノ７トレスがＦ Ｉ Ｆ
Ｏメモリ１６内の実アドレスに割り付【ノられ、順次
イメージメモリ１０に対しで書き込み、読み出しが最終
ページまで行なわれる。
がアドレス変換メモリ１１に入力し、当該論理ヒルノア
ドレスがその時Ｆ Ｉ ＦＯメモリ１Ｇに格納されてい
る実アドレス情報に割り刊【ノられる一方、偶数ページ
につい−Ｃは論ＩＩ！セルアドレスがアドレス変換メモ
リ１２に入力し、当該論理レルノ７トレスがＦ Ｉ Ｆ
Ｏメモリ１６内の実アドレスに割り付【ノられ、順次
イメージメモリ１０に対しで書き込み、読み出しが最終
ページまで行なわれる。
上記のように本実施例によれば、前ページの読み出しで
不必競になった実セルのアドレスを順次ＦＩＦＯメモリ
１６に格納し、次ページの書ぎ込み時に指定される論理
セルアドレスに、［＝ＩＦＯメモリ１Ｇ内の実アドレス
を割すイ」【）、この割り（４＆：Ｊたアドレスにλ４
応したイメージメ［す１０上のセルに順次イメージデー
タを格納づるようにし、この割りイ１（〕情報を当該イ
メージデータが読みだされるまＣ゛各７ドレス変換メモ
リ１１．１２に保持するようにし１＝ため、書き込み時
に論理セルアドレスの指定がランダムであっても、上記
割り（Ｊ Ｉ）情報に従って、論理空間上で指定した部
分のイメージデータの読み出しが可能となる。
不必競になった実セルのアドレスを順次ＦＩＦＯメモリ
１６に格納し、次ページの書ぎ込み時に指定される論理
セルアドレスに、［＝ＩＦＯメモリ１Ｇ内の実アドレス
を割すイ」【）、この割り（４＆：Ｊたアドレスにλ４
応したイメージメ［す１０上のセルに順次イメージデー
タを格納づるようにし、この割りイ１（〕情報を当該イ
メージデータが読みだされるまＣ゛各７ドレス変換メモ
リ１１．１２に保持するようにし１＝ため、書き込み時
に論理セルアドレスの指定がランダムであっても、上記
割り（Ｊ Ｉ）情報に従って、論理空間上で指定した部
分のイメージデータの読み出しが可能となる。
尚、本実施例では、空ヒルアドレス格納手段として先入
れ先出し方式のＦＩＦＯメモリを使用したが、本発明は
これに限ることなく、一定の条件で格納及び読み出しの
行なえるメモリ（゛あれば良い。
れ先出し方式のＦＩＦＯメモリを使用したが、本発明は
これに限ることなく、一定の条件で格納及び読み出しの
行なえるメモリ（゛あれば良い。
［発明の効果１
以上、説明してきたように、本発明によれば、多大な容
量の実メモリとなるメモリが１ペ一ジ分であっても仮想
的に２ペ一ジ分のメモリ構成が可ＯＬと４１す、ｊ？−
夕の読み出しの際の高速処理すよた確保づることができ
る。
量の実メモリとなるメモリが１ペ一ジ分であっても仮想
的に２ペ一ジ分のメモリ構成が可ＯＬと４１す、ｊ？−
夕の読み出しの際の高速処理すよた確保づることができ
る。
第１図は従来のイメージメモリ制御装置の一例を示リブ
ロック図、第２図は本発明の一実施例を示リブロック図
、第３図はイメージメモリの実メモリ空間に対応した論
理空間のセル分割の状態を示Ｊ説明図、第４図は論理セ
ルアドレスに実セルアドレスを割り付りた状態の一例を
示Ｊ説明図である。 （を盛理アＦ １０・・・イメージメモリ １１．１２・・・ｊノドレス変換メモリ１３．１４．１
５・・・ヒレフタ １６・・・ＦＩＦＯメモリ 特＋ｌｆ出願人 富士通株式会社 第ｒ図 第４ 図 （０） （ｂ） （ｃｌ （ｄｌ
ロック図、第２図は本発明の一実施例を示リブロック図
、第３図はイメージメモリの実メモリ空間に対応した論
理空間のセル分割の状態を示Ｊ説明図、第４図は論理セ
ルアドレスに実セルアドレスを割り付りた状態の一例を
示Ｊ説明図である。 （を盛理アＦ １０・・・イメージメモリ １１．１２・・・ｊノドレス変換メモリ１３．１４．１
５・・・ヒレフタ １６・・・ＦＩＦＯメモリ 特＋ｌｆ出願人 富士通株式会社 第ｒ図 第４ 図 （０） （ｂ） （ｃｌ （ｄｌ
Claims (1)
- 【特許請求の範囲】 メモリの実メモリ空間に対応し／Ｃ論理空間をセル単位
に分割し、当該論理セルの指定によつ−Ｃメモリ上の実
セルをノックｔ＝ ；１．２１−るようにしたメしり制
衿１１装防であつＣ，メモリ」二のデータ読み出しセル
の実アドレスを順次格納りる空セルアドレス格納手段と
、データの書き込み時に順次指定さ４′する論理セルア
ドレスに上記セルアドレス格納手段内の所定実アドレス
を割り付【プると共に該再ぎ込みＩ＋；′ｒ及び当該デ
ータの読み出し時に１．１７定される論理セルアドレス
を当該割り付は実Ｉド１ノスに変換づ−る第１及び第２
のアドレス変換手段とを備え、上記第１及び第２のアド
レス変換手段の一方を介してメモリに書き込みセル指定
を行なうと共に、他方を介してメモリに読み出しヒル指
定を行なうようにしたことを特徴と１６メモリ制御装置
。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037883A JPS60181942A (ja) | 1984-02-29 | 1984-02-29 | メモリ制御装置 |
| CA000474745A CA1231463A (en) | 1984-02-29 | 1985-02-20 | Memory access control apparatus |
| AU39137/85A AU551648B2 (en) | 1984-02-29 | 1985-02-26 | Memory access control apparatus |
| ES540736A ES8606690A1 (es) | 1984-02-29 | 1985-02-27 | Un aparato de control de acceso a memoria,de aplicaciones electronicas |
| DE8585301405T DE3587375T2 (de) | 1984-02-29 | 1985-02-28 | Schaltung zur zwischenspeicherung von bilddaten. |
| EP85301405A EP0153877B1 (en) | 1984-02-29 | 1985-02-28 | Image data buffering circuitry |
| KR1019850001353A KR900004018B1 (ko) | 1984-02-29 | 1985-03-28 | 메모리 억세스 제어장치 |
| US07/134,605 US4890226A (en) | 1984-02-29 | 1987-12-14 | Memory access control apparatus having empty real address storing memory and logical address/reat address pair storing memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037883A JPS60181942A (ja) | 1984-02-29 | 1984-02-29 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60181942A true JPS60181942A (ja) | 1985-09-17 |
Family
ID=12509935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59037883A Pending JPS60181942A (ja) | 1984-02-29 | 1984-02-29 | メモリ制御装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4890226A (ja) |
| EP (1) | EP0153877B1 (ja) |
| JP (1) | JPS60181942A (ja) |
| KR (1) | KR900004018B1 (ja) |
| AU (1) | AU551648B2 (ja) |
| CA (1) | CA1231463A (ja) |
| DE (1) | DE3587375T2 (ja) |
| ES (1) | ES8606690A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02277681A (ja) * | 1989-04-20 | 1990-11-14 | Oki Electric Ind Co Ltd | 印刷装置 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4942541A (en) * | 1988-01-22 | 1990-07-17 | Oms, Inc. | Patchification system |
| ATE115749T1 (de) * | 1987-07-31 | 1994-12-15 | Qms Inc | Seitendrucksystem mit virtuellem speicher. |
| NL8800158A (nl) * | 1988-01-25 | 1989-08-16 | Philips Nv | Computersysteem voorzien van een hierarchisch georganiseerd geheugen. |
| US5237645A (en) * | 1988-03-09 | 1993-08-17 | Oki America Industry Co., Ltd. | Printing apparatus |
| EP0334102B1 (en) * | 1988-03-09 | 1994-11-30 | Oki Electric Industry Company, Limited | Printing apparatus |
| FR2633745A1 (fr) * | 1988-07-01 | 1990-01-05 | Dassault Electronique | Dispositif d'interface electronique entre une memoire partagee et une pluralite d'utilisateurs |
| FR2633744B1 (fr) * | 1988-07-01 | 1991-02-08 | Dassault Electronique | Dispositif de memoire vive electronique |
| JPH02117243A (ja) * | 1988-10-27 | 1990-05-01 | Toshiba Corp | パケット通信装置 |
| DE3853162T2 (de) * | 1988-12-23 | 1995-08-17 | Ibm | Gemeinsamer intelligenter Speicher für die gegenseitige Verbindung von verteilten Mikroprozessoren. |
| JPH0373037A (ja) * | 1989-05-26 | 1991-03-28 | Hitachi Ltd | データベース障害回復方法 |
| WO1991013397A1 (en) * | 1990-02-28 | 1991-09-05 | Sf2 Corporation | A method and apparatus for transferring data through a staging memory |
| US5315708A (en) * | 1990-02-28 | 1994-05-24 | Micro Technology, Inc. | Method and apparatus for transferring data through a staging memory |
| US5408654A (en) * | 1992-05-27 | 1995-04-18 | Cdb Software, Inc. | Method to reorganize an index file without sorting by changing the physical order of pages to match the logical order determined from the index structure |
| US5517641A (en) * | 1992-05-27 | 1996-05-14 | Cdb Software, Inc. | Restartable method to reorganize DB2 tablespace records by determining new physical positions for the records prior to moving using a non sorting technic |
| US5511152A (en) * | 1993-09-20 | 1996-04-23 | Digital Equipment Corporation | Memory subsystem for bitmap printer data controller |
| TW276317B (ja) * | 1993-12-17 | 1996-05-21 | Hitachi Seisakusyo Kk | |
| US5717918A (en) * | 1994-06-17 | 1998-02-10 | Hitachi, Ltd. | Method for concurrently performing a physical sequential scan of a database into a database buffer which is queued until a preceding scan is completed |
| US6076026A (en) * | 1997-09-30 | 2000-06-13 | Motorola, Inc. | Method and device for vehicle control events data recording and securing |
| US6032238A (en) * | 1998-02-06 | 2000-02-29 | Interantional Business Machines Corporation | Overlapped DMA line transfers |
| US7336380B2 (en) | 2001-02-13 | 2008-02-26 | Heidelberger Druckmaschinen Ag | Raster generation system and method of processing raster data |
| JP6238510B2 (ja) * | 2012-07-27 | 2017-11-29 | キヤノン株式会社 | バッファ、バッファの制御方法、同期制御装置、同期制御方法、画像処理装置および画像処理方法 |
| US11693800B2 (en) * | 2020-07-13 | 2023-07-04 | EMC IP Holding Company LLC | Managing IO path bandwidth |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3728684A (en) * | 1970-08-05 | 1973-04-17 | Honeywell Inc | Dynamic scanning algorithm for a buffered printer |
| SE397014B (sv) * | 1976-01-20 | 1977-10-10 | Asea Ab | Teckengenerator |
| US4074254A (en) * | 1976-07-22 | 1978-02-14 | International Business Machines Corporation | Xy addressable and updateable compressed video refresh buffer for digital tv display |
| US4126894A (en) * | 1977-02-17 | 1978-11-21 | Xerox Corporation | Memory overlay linking system |
| CA1121515A (en) * | 1977-12-08 | 1982-04-06 | Charles P. Ryan | Cache memory location selection mechanism |
| US4153950A (en) * | 1978-07-21 | 1979-05-08 | International Business Machines Corp. | Data bit assembler |
| US4203107A (en) * | 1978-11-08 | 1980-05-13 | Zentec Corporation | Microcomputer terminal system having a list mode operation for the video refresh circuit |
| JPS5672751A (en) * | 1979-11-20 | 1981-06-17 | Fujitsu Ltd | Data transfer buffer unit |
| JPS5829186A (ja) * | 1981-08-14 | 1983-02-21 | Nec Corp | 情報処理装置 |
| JPS584470A (ja) * | 1981-07-01 | 1983-01-11 | Hitachi Ltd | メモリ制御装置 |
| US4570217A (en) * | 1982-03-29 | 1986-02-11 | Allen Bruce S | Man machine interface |
| EP0095931B1 (en) * | 1982-05-31 | 1991-04-17 | Fuji Xerox Co., Ltd. | Picture data storage system |
| DE3381991D1 (de) * | 1982-06-28 | 1990-12-20 | Toshiba Kawasaki Kk | Bildanzeigesteuereinrichtung. |
| US4590585A (en) * | 1982-08-13 | 1986-05-20 | International Business Machines | Character generator for raster printer |
| JPS5948879A (ja) * | 1982-09-10 | 1984-03-21 | Hitachi Ltd | 記憶制御方式 |
| US4580134A (en) * | 1982-11-16 | 1986-04-01 | Real Time Design, Inc. | Color video system using data compression and decompression |
| US4496976A (en) * | 1982-12-27 | 1985-01-29 | Rockwell International Corporation | Reduced memory graphics-to-raster scan converter |
| US4646259A (en) * | 1983-11-14 | 1987-02-24 | Minolta Camera Kabushiki Kaisha | Strip map memory controller |
-
1984
- 1984-02-29 JP JP59037883A patent/JPS60181942A/ja active Pending
-
1985
- 1985-02-20 CA CA000474745A patent/CA1231463A/en not_active Expired
- 1985-02-26 AU AU39137/85A patent/AU551648B2/en not_active Ceased
- 1985-02-27 ES ES540736A patent/ES8606690A1/es not_active Expired
- 1985-02-28 DE DE8585301405T patent/DE3587375T2/de not_active Expired - Fee Related
- 1985-02-28 EP EP85301405A patent/EP0153877B1/en not_active Expired - Lifetime
- 1985-03-28 KR KR1019850001353A patent/KR900004018B1/ko not_active Expired
-
1987
- 1987-12-14 US US07/134,605 patent/US4890226A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02277681A (ja) * | 1989-04-20 | 1990-11-14 | Oki Electric Ind Co Ltd | 印刷装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3587375D1 (de) | 1993-07-08 |
| ES8606690A1 (es) | 1986-04-01 |
| DE3587375T2 (de) | 1993-09-23 |
| US4890226A (en) | 1989-12-26 |
| AU3913785A (en) | 1985-09-19 |
| EP0153877A2 (en) | 1985-09-04 |
| ES540736A0 (es) | 1986-04-01 |
| KR850007128A (ko) | 1985-10-30 |
| EP0153877B1 (en) | 1993-06-02 |
| EP0153877A3 (en) | 1989-08-09 |
| CA1231463A (en) | 1988-01-12 |
| KR900004018B1 (ko) | 1990-06-09 |
| AU551648B2 (en) | 1986-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60181942A (ja) | メモリ制御装置 | |
| US6486969B1 (en) | Image processing apparatus, information processing apparatus and printer | |
| JPS58151262A (ja) | フオントメモリ読出し方式 | |
| JP2502530B2 (ja) | 印字装置 | |
| JP2715482B2 (ja) | ページイメージ発生装置 | |
| JP3948152B2 (ja) | 画像情報回転装置 | |
| JP2617252B2 (ja) | プリンタ | |
| JPS61156195A (ja) | イメ−ジデ−タ回転回路 | |
| JP4323622B2 (ja) | 記録装置 | |
| JPS6019258A (ja) | 記憶装置 | |
| JPS5945756A (ja) | ラインバツフア装置 | |
| JPH0754544B2 (ja) | イメ−ジメモリのアクセス回路 | |
| JPH04140162A (ja) | 印刷装置 | |
| JPS6183048A (ja) | イメ−ジデ−タ回転装置 | |
| JPH0311474A (ja) | 画像編集装置 | |
| JPH066548A (ja) | 頁メモリのアクセス制御装置 | |
| JPS6325717A (ja) | デ−タ転送回路 | |
| JPS63100550A (ja) | ビツトマツプメモリの制御方式 | |
| JPH0588663A (ja) | 画像信号入出力装置 | |
| JPS6159543A (ja) | 情報処理装置 | |
| JPH1040167A (ja) | 画像処理装置 | |
| JPH0427571B2 (ja) | ||
| JPH0612329A (ja) | Ｒａｍ書替え方式 | |
| JPS6362026A (ja) | データ転送制御回路 | |
| JPH02108172A (ja) | フレームメモリ装置 |