JPH0666429B2 - Ｉｃの入力保護回路 - Google Patents
Ｉｃの入力保護回路Info
- Publication number
- JPH0666429B2 JPH0666429B2 JP62061720A JP6172087A JPH0666429B2 JP H0666429 B2 JPH0666429 B2 JP H0666429B2 JP 62061720 A JP62061720 A JP 62061720A JP 6172087 A JP6172087 A JP 6172087A JP H0666429 B2 JPH0666429 B2 JP H0666429B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- protection
- resistor
- protection circuit
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はICの入力保護回路に関する。
一般に、MIS ICには入力静電圧によって内部回路が破
壊されるのを避けるために入力保護回路が設けられてい
るが、従来は、その回路の抵抗素子として半導体基板上
に形成した拡散層が利用されている。
壊されるのを避けるために入力保護回路が設けられてい
るが、従来は、その回路の抵抗素子として半導体基板上
に形成した拡散層が利用されている。
第５図は従来のICの入力保護回路が形成された半導体チ
ップの断面図である。
ップの断面図である。
ｎ形シリコン基板１の表面に深さ0.5μｍの浅いｐ形拡
散層抵抗体11を形成し、それらの表面をシリコン酸化膜
４で覆い、ｐ形拡散層抵抗体11の両端コンタクト部を露
出する開孔部7Dを２個設けている。
散層抵抗体11を形成し、それらの表面をシリコン酸化膜
４で覆い、ｐ形拡散層抵抗体11の両端コンタクト部を露
出する開孔部7Dを２個設けている。
二つのうち一方の開孔部7Dで抵抗体11と接続し、シリコ
ン酸化膜４上に延在する入力用のアルミニウム配線層6i
の表面を覆っているシリコン酸化膜５の一部が開孔され
て、入力信号Viが供給されるボンディングパッド８を露
出している。
ン酸化膜４上に延在する入力用のアルミニウム配線層6i
の表面を覆っているシリコン酸化膜５の一部が開孔され
て、入力信号Viが供給されるボンディングパッド８を露
出している。
第６図は第５図の半導体チップに形成された入力保護回
路の等価回路図である。
路の等価回路図である。
入力端子Tiはボンディングパッド８と、内部回路12に接
続する出力端子TOは出力用のアルミニウム配線層6Oと、
基板端子TSはｐ形シリコン基板１と、保護抵抗RDはｐ形
拡散抵抗体11と、入力から出力に分布する保護ダイオー
ドは入力と出力の二つのダイオードDDiとDDoとにそれぞ
れ対応している。
続する出力端子TOは出力用のアルミニウム配線層6Oと、
基板端子TSはｐ形シリコン基板１と、保護抵抗RDはｐ形
拡散抵抗体11と、入力から出力に分布する保護ダイオー
ドは入力と出力の二つのダイオードDDiとDDoとにそれぞ
れ対応している。
なお、基板端子TSには約5Vのバイアス電圧VEが印加され
ている。
ている。
第７図は第６図の動作を説明するための入力電圧Viの波
形図である。
形図である。
入力電圧Viは、信号として高レベル値Ｈと、不規則な正
のノイズVnと負のノイズ−Vnが印加される。
のノイズVnと負のノイズ−Vnが印加される。
5Vのバイアス電源電圧VEを越える正のノイズVnに対して
は、入出力の保護ダイオードDDi及びDDoの順方向を通っ
て電源端子TSからバイアス電源に電流が流れ、保護抵抗
RDの電圧降下によりサージエネルギが消費されて、出力
端子TOから内部回路12に供給される電圧は、約5Vの電源
電圧VEと保護ダイオードDDoの約0.7Vの順電圧降下の和
の約5.7Vにクランプされる。
は、入出力の保護ダイオードDDi及びDDoの順方向を通っ
て電源端子TSからバイアス電源に電流が流れ、保護抵抗
RDの電圧降下によりサージエネルギが消費されて、出力
端子TOから内部回路12に供給される電圧は、約5Vの電源
電圧VEと保護ダイオードDDoの約0.7Vの順電圧降下の和
の約5.7Vにクランプされる。
入出力保護ダイオードDDi及びDDoの逆降伏電圧VDRが約1
5Vの場合は、その電圧とバイアス電源電圧VEの約5Vとの
差を越える負のノイズ−Vnに対しては、出力保護ダイオ
ードDDoと保護抵抗RDがノイズのサージエネルギを消費
して、内部回路12には（VE−VDR）である約10Vのクラン
プ電圧が印加される。
5Vの場合は、その電圧とバイアス電源電圧VEの約5Vとの
差を越える負のノイズ−Vnに対しては、出力保護ダイオ
ードDDoと保護抵抗RDがノイズのサージエネルギを消費
して、内部回路12には（VE−VDR）である約10Vのクラン
プ電圧が印加される。
上述した従来のICの入力保護回路は、高集積化による設
計の微細化に伴い拡散層抵抗体11の寸法が著しく小形に
なるために、高い値の保護抵抗と小接合面積の保護ダイ
オードが形成され、それらの自身の電力消費による破壊
が生じ易く、信頼性に問題があった。
計の微細化に伴い拡散層抵抗体11の寸法が著しく小形に
なるために、高い値の保護抵抗と小接合面積の保護ダイ
オードが形成され、それらの自身の電力消費による破壊
が生じ易く、信頼性に問題があった。
本発明の目的は、集積度と信頼性の高い保護抵抗と保護
ダイオードを有するICの入力保護回路を提供することに
ある。
ダイオードを有するICの入力保護回路を提供することに
ある。
本発明のICの入力保護回路は、 （Ａ） 半導体基板の一主面に埋込まれた多結晶シリコ
ン層抵抗体、 （Ｂ） 前記半導体基板の表面に前記抵抗体の両端のコ
ンタクト部を露出する開孔部を有する絶縁膜、 （Ｃ） 前記コンタクト部に接続して前記絶縁膜に延在
し、一端が入力信号を受けるボンディングパッドに接続
し他端が内部回路に接続する少なくとも一つの上層配線
層、 を含んで構成されている。
ン層抵抗体、 （Ｂ） 前記半導体基板の表面に前記抵抗体の両端のコ
ンタクト部を露出する開孔部を有する絶縁膜、 （Ｃ） 前記コンタクト部に接続して前記絶縁膜に延在
し、一端が入力信号を受けるボンディングパッドに接続
し他端が内部回路に接続する少なくとも一つの上層配線
層、 を含んで構成されている。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例の半導体チップの断面図
である。
である。
ｎ形多結晶シリコン層抵抗体３は、リン拡散により所要
の抵抗値に応じた濃度のｎ形にドーピングされている。
の抵抗値に応じた濃度のｎ形にドーピングされている。
ボンディングパッド８は、アルミニウム配線層6iの一部
として形成されており、シリコン酸化膜４の開孔部7rを
通ってｎ形多結晶シリコン層抵抗体３の一端に接続して
いる。
として形成されており、シリコン酸化膜４の開孔部7rを
通ってｎ形多結晶シリコン層抵抗体３の一端に接続して
いる。
他端の開孔部7rは一端から160μｍ離れた場所に開孔さ
れており、アルミニウム配線層6Oが抵抗体３と内部回路
12の初段のMISFETのゲートと接続している。
れており、アルミニウム配線層6Oが抵抗体３と内部回路
12の初段のMISFETのゲートと接続している。
また、アルミニウム配線層6Eは開孔部7Eによりｐ形拡散
層13を通してｐウェル２と接続している。
層13を通してｐウェル２と接続している。
第２図は第１図の半導体チップに形成されている入力保
護回路回路の等価回路図である。
護回路回路の等価回路図である。
ｎ形等価回路９′の入出力ダイオードDniとDnoは第５図
とは逆方向であり、ウェル端子TWは接地されている。
とは逆方向であり、ウェル端子TWは接地されている。
ｐウエル２とｎ形シリコン基板１との間にウェルダイオ
ードDWが存在し、基板端子TSにはバイアス電源電圧VEが
供給される。
ードDWが存在し、基板端子TSにはバイアス電源電圧VEが
供給される。
ボンディングパッド８に対応する入力端子TIに入力電圧
Viを印加すると、正信号Ｈは約5Vで、入出力保護ダイオ
ードのDni及びDnoの逆降伏電圧VDRが約15Vの場合はその
まま出力端子TOから内部回路12に供給される。
Viを印加すると、正信号Ｈは約5Vで、入出力保護ダイオ
ードのDni及びDnoの逆降伏電圧VDRが約15Vの場合はその
まま出力端子TOから内部回路12に供給される。
保護ダイオードの逆降伏電圧VnRの約15Vを越える正のノ
イズVnは、保護ダイオードDni及びDnoと保護抵抗Rnを通
る際にエネルギが消費され、内部回路12には逆降伏電圧
VnRでクランプされた約15Vの電圧ノイズしか印加されな
い。
イズVnは、保護ダイオードDni及びDnoと保護抵抗Rnを通
る際にエネルギが消費され、内部回路12には逆降伏電圧
VnRでクランプされた約15Vの電圧ノイズしか印加されな
い。
入出力保護ダイオードDni及びDnoの順電圧降下の約0.7V
を越える負のノイズ電圧−Vnが印加された場合は、全て
約−0.7Vにクランプされる。
を越える負のノイズ電圧−Vnが印加された場合は、全て
約−0.7Vにクランプされる。
ここで、ｎ形多結晶シリコン層抵抗体３の抵抗値はｎ形
不純物の濃度によって広い範囲に設定することができる
ので、ｎ形多結晶シリコン抵抗３がノイズエネルギを十
分に吸収し、かつ自身がその電力で破壊されない値に選
ぶことが容易である。
不純物の濃度によって広い範囲に設定することができる
ので、ｎ形多結晶シリコン抵抗３がノイズエネルギを十
分に吸収し、かつ自身がその電力で破壊されない値に選
ぶことが容易である。
また、保護ダイオードの接合面積が従来よりも10倍以上
大きいのでダイオードの逆電力も増大している。
大きいのでダイオードの逆電力も増大している。
第３図は本発明の第２の実施例の半導体チップの断面図
である。
である。
ｎ形シリコン基板１の表面にｐ形多結晶シリコン層抵抗
体10を設け、ボンディングパッド８と接続するアルミニ
ウム配線層6Piと出力端子TOと接続するアルミニウム配
線層6poを設けた以外は第１図のチップと同じｎ形保護
回路領域９である。
体10を設け、ボンディングパッド８と接続するアルミニ
ウム配線層6Piと出力端子TOと接続するアルミニウム配
線層6poを設けた以外は第１図のチップと同じｎ形保護
回路領域９である。
第４図は第３図の半導体チップに形成されている入力保
護回路の等価回路図である。
護回路の等価回路図である。
第２図のｎ形等価回路９′に対して、第６図の等価回路
が出力端子Ti及びToで並列になっており、正のノイズ電
圧Vnに対してｐ形多結晶シリコン層とシリコン基板１の
間の入出力保護ダイオードDPi及びDpoと保護抵抗RPによ
り約5Vでクランプする点が異る以外は第２図の場合と同
じである。
が出力端子Ti及びToで並列になっており、正のノイズ電
圧Vnに対してｐ形多結晶シリコン層とシリコン基板１の
間の入出力保護ダイオードDPi及びDpoと保護抵抗RPによ
り約5Vでクランプする点が異る以外は第２図の場合と同
じである。
以上説明したように本発明は、半導体基板の一主面側に
埋め込まれた微細寸法の多結晶シリコン層による保護抵
抗の値を適切に設定し、かつ逆電力消費容量の大きい保
護ダイオードを備えることにより、信頼性の高いICの入
力保護回路を得ることができる効果がある。
埋め込まれた微細寸法の多結晶シリコン層による保護抵
抗の値を適切に設定し、かつ逆電力消費容量の大きい保
護ダイオードを備えることにより、信頼性の高いICの入
力保護回路を得ることができる効果がある。
第１図は本発明の第１の実施例の半導体チップの断面
図、第２図は第１図の半導体チップに形成された入力保
護回路の等価回路図、第３図は本発明の第２の実施例の
半導体チップの断面図、第４図は第３図の半導体チップ
に形成された入力保護回路の等価回路図、第５図は従来
のICの入力保護回路が形成された半導体チップの断面
図、第６図は第５図の半導体チップに形成された入力保
護回路の等価回路図、第７図は第６図の動作を説明する
ための入力電圧Viの波形図である。 １……ｎ形シリコン基板、２……ｐ形ウェル、３……ｎ
形多結晶シリコン層抵抗体、4,5……シリコン酸化膜、6
E,6i,6o……アルミニウム配線層、７……開孔部、８…
…ボンディングパッド、９……ｎ形入力保護回路領域、
10……ｐ形多結晶シリコン層抵抗体、11……ｐ形拡散層
抵抗体、12……内部回路、Dni,Dno,Dpi,Dpo……保護ダ
イオード、Ti……入力端子、To……出力端子、Rn,Rp…
…保護抵抗、Vi……入力電圧。
図、第２図は第１図の半導体チップに形成された入力保
護回路の等価回路図、第３図は本発明の第２の実施例の
半導体チップの断面図、第４図は第３図の半導体チップ
に形成された入力保護回路の等価回路図、第５図は従来
のICの入力保護回路が形成された半導体チップの断面
図、第６図は第５図の半導体チップに形成された入力保
護回路の等価回路図、第７図は第６図の動作を説明する
ための入力電圧Viの波形図である。 １……ｎ形シリコン基板、２……ｐ形ウェル、３……ｎ
形多結晶シリコン層抵抗体、4,5……シリコン酸化膜、6
E,6i,6o……アルミニウム配線層、７……開孔部、８…
…ボンディングパッド、９……ｎ形入力保護回路領域、
10……ｐ形多結晶シリコン層抵抗体、11……ｐ形拡散層
抵抗体、12……内部回路、Dni,Dno,Dpi,Dpo……保護ダ
イオード、Ti……入力端子、To……出力端子、Rn,Rp…
…保護抵抗、Vi……入力電圧。
Claims (1)
- 【請求項１】（Ａ） 半導体基板の一主面に埋込まれた
多結晶シリコン層抵抗体、 （Ｂ） 前記半導体基板の表面に前記抵抗体の両端のコ
ンタクト部を露出する開孔部を有する絶縁膜、 （Ｃ） 前記コンタクト部に接続して前記絶縁膜に延在
し、一端が入力信号を受けるボンディングパッドに接続
し他端が内部回路に接続する少なくとも一つの上層配線
層、 を含むことを特徴とするICの入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061720A JPH0666429B2 (ja) | 1987-03-16 | 1987-03-16 | Ｉｃの入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061720A JPH0666429B2 (ja) | 1987-03-16 | 1987-03-16 | Ｉｃの入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63226957A JPS63226957A (ja) | 1988-09-21 |
| JPH0666429B2 true JPH0666429B2 (ja) | 1994-08-24 |
Family
ID=13179339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061720A Expired - Lifetime JPH0666429B2 (ja) | 1987-03-16 | 1987-03-16 | Ｉｃの入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666429B2 (ja) |
-
1987
- 1987-03-16 JP JP62061720A patent/JPH0666429B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63226957A (ja) | 1988-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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