JPH0666456B2 - コンタクト接続構造 - Google Patents
コンタクト接続構造Info
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- JPH0666456B2 JPH0666456B2 JP62214239A JP21423987A JPH0666456B2 JP H0666456 B2 JPH0666456 B2 JP H0666456B2 JP 62214239 A JP62214239 A JP 62214239A JP 21423987 A JP21423987 A JP 21423987A JP H0666456 B2 JPH0666456 B2 JP H0666456B2
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の半導体領域への配線のコンタクト
接続の構造に関する。
接続の構造に関する。
〔従来の技術〕 半導体基板、特にシリコン基板上に形成される集積回路
は高集積化大容量化の一途を辿り、メモリ素子のような
集積回路では４メガビットまたはそれ以上へと集積度が
増大してきている。大容量化にともない１素子当りの占
有面積も極力小さくされねばならない。例えば、ダイナ
ミックランダムアスセスメモリ（以下DRAMと略す）では
情報を蓄積する１メモリセルの占有面積は、64KDRAMで
は80〜100μm2であったのに対し、4MビットのDRAMでは
約10μm2が要求されている。素子の微細化にともない、
メモリセルを構成するMOSトランジスタのサイズも必然
的に小さくしなければならず、ゲート長やゲート幅の縮
小のみならず、ソースまたはドレインとなる拡散層の幅
を縮小しなければならない。また、MOSトランジスタの
短チャネル効果を抑制する観点から拡散層の深さを浅く
する必要もある。このように拡散層の深さを浅くしたり
拡散層幅を小さくすると拡散層抵抗は増大し、素子に寄
与する抵抗成分が増大してしまう。配線を伝わる電気信
号は配線の抵抗と容量値で決定されるため、配線の抵抗
は極力小さくされねばらない。
は高集積化大容量化の一途を辿り、メモリ素子のような
集積回路では４メガビットまたはそれ以上へと集積度が
増大してきている。大容量化にともない１素子当りの占
有面積も極力小さくされねばならない。例えば、ダイナ
ミックランダムアスセスメモリ（以下DRAMと略す）では
情報を蓄積する１メモリセルの占有面積は、64KDRAMで
は80〜100μm2であったのに対し、4MビットのDRAMでは
約10μm2が要求されている。素子の微細化にともない、
メモリセルを構成するMOSトランジスタのサイズも必然
的に小さくしなければならず、ゲート長やゲート幅の縮
小のみならず、ソースまたはドレインとなる拡散層の幅
を縮小しなければならない。また、MOSトランジスタの
短チャネル効果を抑制する観点から拡散層の深さを浅く
する必要もある。このように拡散層の深さを浅くしたり
拡散層幅を小さくすると拡散層抵抗は増大し、素子に寄
与する抵抗成分が増大してしまう。配線を伝わる電気信
号は配線の抵抗と容量値で決定されるため、配線の抵抗
は極力小さくされねばらない。
この問題を解決するために、拡散層を低抵抗の金属また
はシリサイドを用いて裏打ちし、抵抗を下げることが検
討されている。特にチタンシリサイドはシリサイドの中
で最も抵抗が低く、かつ、（SELF−ALIGNED TITANIUM S
ILICID−ATION OF SUB MICRON MOS DEVICES BY RAPID L
AMP ANEALING:IEDM Tech.Dig.,pp.130−133,198 ４）
に報告されているように自己整合的にゲート電極上及び
拡散層上にチタンシリサイドを形成できる点で、デバイ
ス形成上大変有用である。一方、拡散層と配線とは、通
常は高濃度不純物を有する拡散層と配線金属とを接触さ
せ、ショットキー障壁による抵抗の増大を防ぎつつ電気
的に接続しているが、抵抗を下げるのには金属と金属の
接触が最も有効である。従って、拡散層に裏打ちした金
属またはシリサイドとコンタクタト穴より層間絶縁膜上
に延在する配線金属とか金属的な接触であれば抵抗は最
も低減できることになり、寄生抵抗が減少して回路動作
の高速化が図れる。以上述べたように拡散層を裏打ちし
た金属またはシリサイド層とコンタクトより層間絶縁膜
上に延在する金属配線を金属的な接触だけで接続するの
は高性能の集積回路を製造する上で極めて有効な手段で
あると考えられる。
はシリサイドを用いて裏打ちし、抵抗を下げることが検
討されている。特にチタンシリサイドはシリサイドの中
で最も抵抗が低く、かつ、（SELF−ALIGNED TITANIUM S
ILICID−ATION OF SUB MICRON MOS DEVICES BY RAPID L
AMP ANEALING:IEDM Tech.Dig.,pp.130−133,198 ４）
に報告されているように自己整合的にゲート電極上及び
拡散層上にチタンシリサイドを形成できる点で、デバイ
ス形成上大変有用である。一方、拡散層と配線とは、通
常は高濃度不純物を有する拡散層と配線金属とを接触さ
せ、ショットキー障壁による抵抗の増大を防ぎつつ電気
的に接続しているが、抵抗を下げるのには金属と金属の
接触が最も有効である。従って、拡散層に裏打ちした金
属またはシリサイドとコンタクタト穴より層間絶縁膜上
に延在する配線金属とか金属的な接触であれば抵抗は最
も低減できることになり、寄生抵抗が減少して回路動作
の高速化が図れる。以上述べたように拡散層を裏打ちし
た金属またはシリサイド層とコンタクトより層間絶縁膜
上に延在する金属配線を金属的な接触だけで接続するの
は高性能の集積回路を製造する上で極めて有効な手段で
あると考えられる。
しかしながら、上述した従来の拡散層の裏打ちは、第４
図に示すようにn+拡散層103上にこの拡散層103裏打ちと
して形成されたシリサイド層104がコンタクト穴107を開
口する際のエッチングにより除去されたり、弗酸等を用
いた前処理で除去され、シリサイド層104と上部の金属
配線108が直接接触せず、コンタクトの抵抗率が10-6Ωc
m2よりも低くならないという問題点がある。コンタクト
の抵抗率が10-6Ωcm2であることは１μｍ×１μｍの開
口部を有するコンタクト１個当りで抵抗が100Ωとなる
ことを意味し、１μｍ以下のいわゆるサブミクロンの寸
法ではさらに抵抗が上昇してしまう。配線遅延を抑える
観点からもっと小さい抵抗となることが望ましい。
図に示すようにn+拡散層103上にこの拡散層103裏打ちと
して形成されたシリサイド層104がコンタクト穴107を開
口する際のエッチングにより除去されたり、弗酸等を用
いた前処理で除去され、シリサイド層104と上部の金属
配線108が直接接触せず、コンタクトの抵抗率が10-6Ωc
m2よりも低くならないという問題点がある。コンタクト
の抵抗率が10-6Ωcm2であることは１μｍ×１μｍの開
口部を有するコンタクト１個当りで抵抗が100Ωとなる
ことを意味し、１μｍ以下のいわゆるサブミクロンの寸
法ではさらに抵抗が上昇してしまう。配線遅延を抑える
観点からもっと小さい抵抗となることが望ましい。
一方、上述した従来の拡散層裏打ちは微細掛からくる要
求と低抵抗化からくる要求の相反した要求を同時に満た
さねば成らない問題点を有している。即ち、拡散層の裏
打ちに金属チタンをシリコン基板上に成長し、基板シリ
コンと反応させることに依ってシリサイド化する場合、
チタンは基板シリコンを取り込む形でシリサイド化する
ことが知られている。即ち、非常に薄いpn接合を基板上
に形成し、その上にチタンシリサイドを形成する場合、
チタンシリサイドはpn接合部を破壊し、pn接合部のジャ
ンクションリークを増大してしまう。これを防ぐために
は拡散層を深くする方法の外に、チタンのシリサイド化
反応の際にシリコン基板の接合が破壊されない程度に、
チタンの膜厚を薄くしなければならない。しかし、拡散
層と上層の配線は、層間膜を介し、コンタクト穴を開口
して導電性の高い物質をこのコンタクト穴に充填するこ
とにより形成される。
求と低抵抗化からくる要求の相反した要求を同時に満た
さねば成らない問題点を有している。即ち、拡散層の裏
打ちに金属チタンをシリコン基板上に成長し、基板シリ
コンと反応させることに依ってシリサイド化する場合、
チタンは基板シリコンを取り込む形でシリサイド化する
ことが知られている。即ち、非常に薄いpn接合を基板上
に形成し、その上にチタンシリサイドを形成する場合、
チタンシリサイドはpn接合部を破壊し、pn接合部のジャ
ンクションリークを増大してしまう。これを防ぐために
は拡散層を深くする方法の外に、チタンのシリサイド化
反応の際にシリコン基板の接合が破壊されない程度に、
チタンの膜厚を薄くしなければならない。しかし、拡散
層と上層の配線は、層間膜を介し、コンタクト穴を開口
して導電性の高い物質をこのコンタクト穴に充填するこ
とにより形成される。
所で、高密度集積のLSIになると、上層配線の配線間隔
も狭くなるため、層間膜は下地の凹凸を最小限に抑え、
出来るだけ平坦な表面とする必要がある。チタンのシリ
サイド化は上述したように、自己整合的にゲートや拡散
層上に低抵抗のシリサイド層が形成できる利点を有して
いるが、層間膜による平坦化を行った場合、ゲートと拡
散層の平面的高さが異なるため、この部分にコンタクト
穴を開口しようとすると、ゲート部と拡散層上の部分と
でエッチングのされ方が異なってしまう。即ち、拡散層
上にコンタクト穴を開口する場合は、ゲート部はオーバ
ーエッチングになってしまう。チタンシリサイドは上述
したように膜厚を厚く出来ないので、オーバーエッチン
グされた部分はチタンシリサイドが必然的に除去されて
しまう。物質と物質の接触は、金属と金属の接触が最も
抵抗が低い。ポリサイド構造の配線を用いる場合は、オ
ーバーエッチングによってチタンシリサイドが除去され
ると下地のポリシリコンが露出する。コンタクト穴内に
タングステンなどの金属を埋め込むことも出来るが、半
導体と金属の接触となるため、ショットキー接合にな
り、僅かな不純物濃度の低下でも、コンタクト部の抵抗
が上がってしまい、回路動作上好ましくない。本発明は
上記の問題を解決する配線方法を提供せんとするもので
ある。
も狭くなるため、層間膜は下地の凹凸を最小限に抑え、
出来るだけ平坦な表面とする必要がある。チタンのシリ
サイド化は上述したように、自己整合的にゲートや拡散
層上に低抵抗のシリサイド層が形成できる利点を有して
いるが、層間膜による平坦化を行った場合、ゲートと拡
散層の平面的高さが異なるため、この部分にコンタクト
穴を開口しようとすると、ゲート部と拡散層上の部分と
でエッチングのされ方が異なってしまう。即ち、拡散層
上にコンタクト穴を開口する場合は、ゲート部はオーバ
ーエッチングになってしまう。チタンシリサイドは上述
したように膜厚を厚く出来ないので、オーバーエッチン
グされた部分はチタンシリサイドが必然的に除去されて
しまう。物質と物質の接触は、金属と金属の接触が最も
抵抗が低い。ポリサイド構造の配線を用いる場合は、オ
ーバーエッチングによってチタンシリサイドが除去され
ると下地のポリシリコンが露出する。コンタクト穴内に
タングステンなどの金属を埋め込むことも出来るが、半
導体と金属の接触となるため、ショットキー接合にな
り、僅かな不純物濃度の低下でも、コンタクト部の抵抗
が上がってしまい、回路動作上好ましくない。本発明は
上記の問題を解決する配線方法を提供せんとするもので
ある。
本発明のコンタクト接続構造は、半導体基板の一主面に
設けられた高濃度不純物領域と、該高濃度不純物領域上
に選択的に形成された金属シリサイド層と、該金属シリ
サイド層上に選択的に形成された高融点金属膜と、該高
融点金属膜に達する開孔を有する層間絶縁膜と、前記開
孔内に設けられ前記高融点金属膜と金属接触を保つ配線
金属とを有し、前記高融点金属膜は2000Åよりも厚く形
成し、かつ前記開孔はこの高融点金属膜の表面から厚さ
方向に形成される構成を有している。
設けられた高濃度不純物領域と、該高濃度不純物領域上
に選択的に形成された金属シリサイド層と、該金属シリ
サイド層上に選択的に形成された高融点金属膜と、該高
融点金属膜に達する開孔を有する層間絶縁膜と、前記開
孔内に設けられ前記高融点金属膜と金属接触を保つ配線
金属とを有し、前記高融点金属膜は2000Åよりも厚く形
成し、かつ前記開孔はこの高融点金属膜の表面から厚さ
方向に形成される構成を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の配線構造を表す素子断
面図であり、シリコン基板101、n+拡散層103、第１の金
属導電性膜104、選択的に形成された第２の金属導電性
膜105、層間絶縁膜106、コンタクト穴107、アルミニウ
ム配線108から構成されている。
面図であり、シリコン基板101、n+拡散層103、第１の金
属導電性膜104、選択的に形成された第２の金属導電性
膜105、層間絶縁膜106、コンタクト穴107、アルミニウ
ム配線108から構成されている。
第２図（ａ）〜（ｆ）は第１図に示す本発明になる配線
構造を形成するための製作工程を説明する図であり、例
として半導体基板としてｐ型の導電性を有するシリコン
基板を用いた配線構造を形成する例を示す。ｐチャネル
型は単にｎをｐに置き換えればよい。また、本実施例で
はシリコン基板を用いた配線構造に形成方法について述
べるが、半導体基板はGaAs等の化合物半導体基板であっ
ても全く同様の工程で本発明になる配線構造が形成でき
る。
構造を形成するための製作工程を説明する図であり、例
として半導体基板としてｐ型の導電性を有するシリコン
基板を用いた配線構造を形成する例を示す。ｐチャネル
型は単にｎをｐに置き換えればよい。また、本実施例で
はシリコン基板を用いた配線構造に形成方法について述
べるが、半導体基板はGaAs等の化合物半導体基板であっ
ても全く同様の工程で本発明になる配線構造が形成でき
る。
シリコン基板101上の周知のLOCOS工程により素子分離シ
リコン酸化膜102を形成する（第２図（ａ））。
リコン酸化膜102を形成する（第２図（ａ））。
素子分離シリコン酸化膜102が形成されていない領域に
周知のイオン注入法によりn+拡散層103を形成する（第
２図（ｂ））。
周知のイオン注入法によりn+拡散層103を形成する（第
２図（ｂ））。
次に第１の金属導電性膜104をシリコン基板が露出して
いる部分にのみに選択的に形成する。第１の金属導電性
膜104としては例えばチタンシリサイドを用いれば良
い。この構造を作るには始めに金属チタンをスパッタ蒸
着法などによりシリコン基板101上に500Å〜1000Å程度
形成する。次にランプアニールにより金属チタンとn+拡
散層103のシリコンを反応させ、チタンシリサイドを形
成する。
いる部分にのみに選択的に形成する。第１の金属導電性
膜104としては例えばチタンシリサイドを用いれば良
い。この構造を作るには始めに金属チタンをスパッタ蒸
着法などによりシリコン基板101上に500Å〜1000Å程度
形成する。次にランプアニールにより金属チタンとn+拡
散層103のシリコンを反応させ、チタンシリサイドを形
成する。
この際窒素雰囲気でアニールを行うことにより、素子分
離シリコン酸化膜102上のチタンはチタン窒化物とな
り、このチタンの窒化物はアンモニア−過酸化水素溶液
中で溶解するため、素子分離シリコン酸化膜102上のチ
タン窒化物は溶解、除去され、第２図（ｃ）の様な構造
が得られる。この後更に窒素雰囲気中でアニールを行
い、チタンシリサイドの表面をチタンの窒化物としてお
いてもよい。
離シリコン酸化膜102上のチタンはチタン窒化物とな
り、このチタンの窒化物はアンモニア−過酸化水素溶液
中で溶解するため、素子分離シリコン酸化膜102上のチ
タン窒化物は溶解、除去され、第２図（ｃ）の様な構造
が得られる。この後更に窒素雰囲気中でアニールを行
い、チタンシリサイドの表面をチタンの窒化物としてお
いてもよい。
次に第２図（ｄ）のごとく第１の金属導電性膜104上に
のみ第２の金属導電性膜105を選択的に成長する。第２
の金属導電性膜105としては例えば選択的に成長できる
タングステンを用いれば良い。タングステンの膜厚は20
00〜3000Å程度あれば良い。
のみ第２の金属導電性膜105を選択的に成長する。第２
の金属導電性膜105としては例えば選択的に成長できる
タングステンを用いれば良い。タングステンの膜厚は20
00〜3000Å程度あれば良い。
次に層間膜106を成長し、有機物を用いた平坦化を行っ
た後にコンタクト穴107を開口する（第２図（ｅ））。
た後にコンタクト穴107を開口する（第２図（ｅ））。
次に第２図（ｆ）のごとく上層の金属配線108を形成す
ることにより、配線構造が完成する。上層配線108の材
料としては例えばアルミニウムを用いてもよいし、シリ
サイドなどのように金属導電性を有する材料を用いても
良い。
ることにより、配線構造が完成する。上層配線108の材
料としては例えばアルミニウムを用いてもよいし、シリ
サイドなどのように金属導電性を有する材料を用いても
良い。
第３図（ａ）〜（ｇ）は本発明の第２の実施例をその製
造工程順に示した断面図である。本実施例では本発明に
なる配線構造をLDD−MOSFET（LIGHT−LY DOPED DRAIN M
OSFET）に適用した例について説明する。
造工程順に示した断面図である。本実施例では本発明に
なる配線構造をLDD−MOSFET（LIGHT−LY DOPED DRAIN M
OSFET）に適用した例について説明する。
半導体基板101上に衆知のLOCOS工程により素子分離シリ
コン酸化膜102を形成する（第３図（ａ））。
コン酸化膜102を形成する（第３図（ａ））。
次に素子分離シリコン酸化膜102が形成されていないシ
リコン基板101上にゲート酸化膜109を形成し、ゲート電
極110となるポリシリコンを形成する。ゲート電極とな
るポリシリコンは、不純物をドープした後、周知のフォ
トリソグラフィー工程により、第３図（ｂ）の様に電極
となる部分のみにポリシリコンを残す。
リコン基板101上にゲート酸化膜109を形成し、ゲート電
極110となるポリシリコンを形成する。ゲート電極とな
るポリシリコンは、不純物をドープした後、周知のフォ
トリソグラフィー工程により、第３図（ｂ）の様に電極
となる部分のみにポリシリコンを残す。
次にゲート電極110の側壁に絶縁膜サイドウォール111を
形成する。絶縁膜サイドウォールを形成するためには例
えば、シリコン酸化膜を気相成長し、このシリコン酸化
膜をエッチバックすることにより、ゲート電極110の側
面に絶縁膜サイドウォール111が形成できる（第３図
（ｃ））。
形成する。絶縁膜サイドウォールを形成するためには例
えば、シリコン酸化膜を気相成長し、このシリコン酸化
膜をエッチバックすることにより、ゲート電極110の側
面に絶縁膜サイドウォール111が形成できる（第３図
（ｃ））。
次に第３図（ｄ）のごとく第１の金属導電性膜104をゲ
ート電極であるポリシリコンおよびシリコン基板が露出
している部分にのみに選択的に形成し、かつソース又は
ドレインとなるn+拡散層103をイオン注入法及び不純物
を拡散する熱処理によって形成する（第３図（ｄ））。
第１の金属導電性膜104としては例えばチタンシリサイ
ドを用いれば良い。チタンシリサイド層の形成は第１の
実施例に於て述べた方法で形成すればよい。
ート電極であるポリシリコンおよびシリコン基板が露出
している部分にのみに選択的に形成し、かつソース又は
ドレインとなるn+拡散層103をイオン注入法及び不純物
を拡散する熱処理によって形成する（第３図（ｄ））。
第１の金属導電性膜104としては例えばチタンシリサイ
ドを用いれば良い。チタンシリサイド層の形成は第１の
実施例に於て述べた方法で形成すればよい。
次に第３図（ｅ）のごとく第１の金属導電性膜104上に
のみ第２の金属導電性膜105を選択的に成長する（第３
図（ｅ））。第２の金属導電性膜105としては例えばタ
ングステンを用いれば良い。タングステンの膜厚は2000
Å〜3000Å程度あれば良い。
のみ第２の金属導電性膜105を選択的に成長する（第３
図（ｅ））。第２の金属導電性膜105としては例えばタ
ングステンを用いれば良い。タングステンの膜厚は2000
Å〜3000Å程度あれば良い。
次に層間膜106を成長し、有機物を用いた平坦化を行っ
た後にコンタクト穴107を開口する（第３図（ｆ））。
た後にコンタクト穴107を開口する（第３図（ｆ））。
次にコンタクト穴107を低抵抗金属112で埋め込む。低抵
抗金属112は、タングステンの選択成長を用いてもよい
し、ニッケルの無電解メッキによりニッケルを埋め込ん
でもよい。次に上層配線108を形成することにより配線
が完成する（第３図（ｇ））。上層の金属配線は例えば
アルミニウムを用いればよい。
抗金属112は、タングステンの選択成長を用いてもよい
し、ニッケルの無電解メッキによりニッケルを埋め込ん
でもよい。次に上層配線108を形成することにより配線
が完成する（第３図（ｇ））。上層の金属配線は例えば
アルミニウムを用いればよい。
第１の金属導電性膜104にタングステン、又はタングス
テンを薄く成長しn+拡散層103と反応させたタングステ
ンシリサイドを用いても全く同様に本発明になる低抵抗
コンタクト接続構造が実現できる。
テンを薄く成長しn+拡散層103と反応させたタングステ
ンシリサイドを用いても全く同様に本発明になる低抵抗
コンタクト接続構造が実現できる。
本発明による配線構造及び配線形成方法によりコンタク
ト抵抗が10-7Ωcm2程度に減少し、配線抵抗による回路
動作の遅延時間を小さくすることが出来る。また、本発
明では高融点金属膜を2000Åよりも厚く形成しているの
で、層間絶縁膜に開孔を設けるときに、高融点金属膜の
表面がエッチングされて厚さ方向に開孔が形成された場
合でも、開孔が下層の金属シリサイド層に達することを
防止できる。また、逆に開孔の一部が高融点金属膜の表
面に厚さ方向に進出されることで、この部分の高融点金
属膜の実質的な厚さが低減でき、金属シリサイド層との
間の電気抵抗を低減することも可能となる。
ト抵抗が10-7Ωcm2程度に減少し、配線抵抗による回路
動作の遅延時間を小さくすることが出来る。また、本発
明では高融点金属膜を2000Åよりも厚く形成しているの
で、層間絶縁膜に開孔を設けるときに、高融点金属膜の
表面がエッチングされて厚さ方向に開孔が形成された場
合でも、開孔が下層の金属シリサイド層に達することを
防止できる。また、逆に開孔の一部が高融点金属膜の表
面に厚さ方向に進出されることで、この部分の高融点金
属膜の実質的な厚さが低減でき、金属シリサイド層との
間の電気抵抗を低減することも可能となる。
第１図は本発明の第１の実施例のコンタクト接続構造の
縦断面図、第４図は従来技術によるコンタクト接続構造
の縦断面図、第２図（ａ）〜（ｆ）は本発明の第１の実
施例のコンタクト接続構造を製造する主な工程を示す縦
断面図、第３図（ａ）〜（ｇ）は本発明の第２の実施例
のコンタクト接続構造を製造する主な工程を示す縦断面
図である。 101……シリコン基板、102……素子分離シリコン酸化
膜、103……n+拡散層、104……第１の金属導電性膜、10
5……第２の金属導電性膜、106……層間膜、107……コ
ンタクト穴、108……金属配線、109……ゲート酸化膜、
110……ゲート電極、111……絶縁膜サイドウォール、11
2……低抵抗金属。
縦断面図、第４図は従来技術によるコンタクト接続構造
の縦断面図、第２図（ａ）〜（ｆ）は本発明の第１の実
施例のコンタクト接続構造を製造する主な工程を示す縦
断面図、第３図（ａ）〜（ｇ）は本発明の第２の実施例
のコンタクト接続構造を製造する主な工程を示す縦断面
図である。 101……シリコン基板、102……素子分離シリコン酸化
膜、103……n+拡散層、104……第１の金属導電性膜、10
5……第２の金属導電性膜、106……層間膜、107……コ
ンタクト穴、108……金属配線、109……ゲート酸化膜、
110……ゲート電極、111……絶縁膜サイドウォール、11
2……低抵抗金属。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (1)
- 【請求項１】半導体基板の一主面に設けられた高濃度不
純物領域と、該高濃度不純物領域上に選択的に形成され
た金属シリサイド層と、該金属シリサイド層上に選択的
に形成された高融点金属膜と、該高融点金属膜に達する
開孔を有する層間絶縁膜と、前記開孔内に設けられ前記
高融点金属膜と金属接触を保つ配線金属とを有し、前記
高融点金属膜は2000Åよりも厚く形成し、かつ前記開孔
はこの高融点金属膜の表面から厚さ方向に形成されてな
ることを特徴とするコンタクト接続構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62214239A JPH0666456B2 (ja) | 1987-08-27 | 1987-08-27 | コンタクト接続構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62214239A JPH0666456B2 (ja) | 1987-08-27 | 1987-08-27 | コンタクト接続構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6457664A JPS6457664A (en) | 1989-03-03 |
| JPH0666456B2 true JPH0666456B2 (ja) | 1994-08-24 |
Family
ID=16652485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62214239A Expired - Fee Related JPH0666456B2 (ja) | 1987-08-27 | 1987-08-27 | コンタクト接続構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666456B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0491433A3 (en) * | 1990-12-19 | 1992-09-02 | N.V. Philips' Gloeilampenfabrieken | Method of forming conductive region on silicon semiconductor material, and silicon semiconductor device with such region |
| JP2009071054A (ja) * | 2007-09-13 | 2009-04-02 | Rohm Co Ltd | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5918632A (ja) * | 1982-07-23 | 1984-01-31 | Hitachi Ltd | 半導体装置の電極形成方法 |
| JPS6257235A (ja) * | 1985-09-06 | 1987-03-12 | Toshiba Corp | 半導体装置の製造方法 |
-
1987
- 1987-08-27 JP JP62214239A patent/JPH0666456B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6457664A (en) | 1989-03-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |