JPS5918632A - 半導体装置の電極形成方法 - Google Patents
半導体装置の電極形成方法Info
- Publication number
- JPS5918632A JPS5918632A JP57127509A JP12750982A JPS5918632A JP S5918632 A JPS5918632 A JP S5918632A JP 57127509 A JP57127509 A JP 57127509A JP 12750982 A JP12750982 A JP 12750982A JP S5918632 A JPS5918632 A JP S5918632A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- tungsten
- deposited
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の利用分野
本発明は、半導体装置の電極形成方法に関する。
（２）従来技術
白金シリサイド、パラジウムシリサイドは集積回路の電
極として用いられるが、これらのシリサイドをアルミニ
ウムと直接接触させると４００Ｃ程度の熱処理で反応し
、化合物全形成することが知られている。このため素子
の電気的特性が劣化する不都合が生ずる。これを防止す
るためＫはシリサイドとアルミニウムとの間にタングス
テン、モリブデン、゛チタンとタングステンの合金等の
中間層をはさむ技術が知られている。第１図はこのよう
な電極構造の断面図を示したものである。第１図の電極
構造は以下の工程によって形成される。
極として用いられるが、これらのシリサイドをアルミニ
ウムと直接接触させると４００Ｃ程度の熱処理で反応し
、化合物全形成することが知られている。このため素子
の電気的特性が劣化する不都合が生ずる。これを防止す
るためＫはシリサイドとアルミニウムとの間にタングス
テン、モリブデン、゛チタンとタングステンの合金等の
中間層をはさむ技術が知られている。第１図はこのよう
な電極構造の断面図を示したものである。第１図の電極
構造は以下の工程によって形成される。
シリコン基板１１のコンタクト部のみにシソサイド層１
３を形成後、タングステン、１４などの金属層を堆積し
、更にその上にアルミニウム１５を蒸着する。次いで、
電極配線形成部にホトレジストを残し、先ず、ホトレジ
ストをマスクにして露出されたアルミニウム層をエツチ
ングで除去する。
３を形成後、タングステン、１４などの金属層を堆積し
、更にその上にアルミニウム１５を蒸着する。次いで、
電極配線形成部にホトレジストを残し、先ず、ホトレジ
ストをマスクにして露出されたアルミニウム層をエツチ
ングで除去する。
次に、ホトレジストを除去し、残ったアルミニウム層を
マスクにしてタングステンなどの金属層の露出部をエツ
チングで除去する。このような方法で製造された電極配
線構造ではエツチング時にタングステンなどの金属層の
サイドエツチングが生ずるため、電極配線の微細化が困
難であったシ、タングステンなどの金属の接着力劣化に
伴なう電極配線のはがれが生じたシする等の不都合があ
った。
マスクにしてタングステンなどの金属層の露出部をエツ
チングで除去する。このような方法で製造された電極配
線構造ではエツチング時にタングステンなどの金属層の
サイドエツチングが生ずるため、電極配線の微細化が困
難であったシ、タングステンなどの金属の接着力劣化に
伴なう電極配線のはがれが生じたシする等の不都合があ
った。
（３） 発明の目的
本発明は前記半導体装置の電極で最も問題点となるタン
グステンなどの金属層をシリサイド上にのみ選択的に成
長させることによシ、従来必要とされたタングステンな
どの金属層のエツチング工程を本質的に削除することを
目的としたものである。本発明によシ、多層電、ｉの微
細化が極めて容易になると同時にコンタクト以外のシリ
コン基板との接触はアルミニウムによって行われるため
接着性も向上するなど多くの長所がある。
グステンなどの金属層をシリサイド上にのみ選択的に成
長させることによシ、従来必要とされたタングステンな
どの金属層のエツチング工程を本質的に削除することを
目的としたものである。本発明によシ、多層電、ｉの微
細化が極めて容易になると同時にコンタクト以外のシリ
コン基板との接触はアルミニウムによって行われるため
接着性も向上するなど多くの長所がある。
（４）発明の総括説明
上記目的を達成するために、本発明においては、第一の
金属とシリコンとを反応させて、シリコン基板の所定領
域上に自己整合的に金属シリサイド層を形成せしめ、次
いで上記金属シリサイド層上のみに第二の金属層を化学
気相法によシ選択的に形成し、かかる第二の金属層上に
主たる配線を形成する第三の金属層を形成することを特
徴とする。
金属とシリコンとを反応させて、シリコン基板の所定領
域上に自己整合的に金属シリサイド層を形成せしめ、次
いで上記金属シリサイド層上のみに第二の金属層を化学
気相法によシ選択的に形成し、かかる第二の金属層上に
主たる配線を形成する第三の金属層を形成することを特
徴とする。
（５）実施例
以下、本発明を実施列を参照して詳細に説明する。第２
図（ａ）、 （ｂ）、 （Ｃ）は本発明による半導体電
極の形成方法を概略説明するための断面図である。
図（ａ）、 （ｂ）、 （Ｃ）は本発明による半導体電
極の形成方法を概略説明するための断面図である。
素子を形成したシリコン基板１１の全面上に所定厚さの
パラジウム層を真空蒸着などによシ堆積させ、２５０Ｃ
の窒素雰囲気中で所定時間熱処理してシリコン基板１１
のコンタクト部に所定厚さのパラジウムシリサイド層１
３ｆ、形成し、未反応のパラジウムはヨウ化アンモニウ
ムとヨウ累の混合液でエツチング除去する（第２図（荀
）。次に、水素１５ ｔ／ＩＨ！、六フッ化タングステ
ｙａｏｃＣ／”％基板加熱温度４００ Ｃ％堆積圧力４
０ Ｐ ａ％堆積速ＩＬ １５ ｎ ｍ／ｌｎｍの条件
でシリコン基板１１上にタングステン１４を堆積させる
。このような条件ではタングステンは絶縁膜１２上には
堆積せずに、パラジウムシリサイトノ４１３上にのみ選
択的に堆積するＣ第２図（ｂ））。次に、アルミニウム
又はアルミニウム合金１５をシリコン基板１１の全面上
に蒸着し、ホトエツチングによシミ極配線を形成する（
第２図（Ｃ））。
パラジウム層を真空蒸着などによシ堆積させ、２５０Ｃ
の窒素雰囲気中で所定時間熱処理してシリコン基板１１
のコンタクト部に所定厚さのパラジウムシリサイド層１
３ｆ、形成し、未反応のパラジウムはヨウ化アンモニウ
ムとヨウ累の混合液でエツチング除去する（第２図（荀
）。次に、水素１５ ｔ／ＩＨ！、六フッ化タングステ
ｙａｏｃＣ／”％基板加熱温度４００ Ｃ％堆積圧力４
０ Ｐ ａ％堆積速ＩＬ １５ ｎ ｍ／ｌｎｍの条件
でシリコン基板１１上にタングステン１４を堆積させる
。このような条件ではタングステンは絶縁膜１２上には
堆積せずに、パラジウムシリサイトノ４１３上にのみ選
択的に堆積するＣ第２図（ｂ））。次に、アルミニウム
又はアルミニウム合金１５をシリコン基板１１の全面上
に蒸着し、ホトエツチングによシミ極配線を形成する（
第２図（Ｃ））。
本実施例においては、タングステンを用いる場合につい
て説明したが、これ以外の金属、例えばモリブデン、チ
タン、夕／タルおよびこれらの合金についても同様な取
扱いができる。また、金属シリサイド上ドてはパラジウ
ムシリサイドのほかに白金シリサイド、ニッケルシリサ
イドを用いてもよい。
て説明したが、これ以外の金属、例えばモリブデン、チ
タン、夕／タルおよびこれらの合金についても同様な取
扱いができる。また、金属シリサイド上ドてはパラジウ
ムシリサイドのほかに白金シリサイド、ニッケルシリサ
イドを用いてもよい。
（６）まとめ
以上説明したように、本発明によれば、自己整合的に電
極を形成することができるため、高信頼性の多層ｅ細電
極を容易に得ることができる。
極を形成することができるため、高信頼性の多層ｅ細電
極を容易に得ることができる。
第１図は従来法による多層電極形成方法を示す説明図、
第２図は本発明による多層電極形成方法を示す説明図で
ある。 図において、１１・・・シリコン基板、１２・・・絶縁
膜、１３・・・パラジウムシリサイド、１４・・・タン
ク第 １ 図 ＋３ 第 ２ 図
第２図は本発明による多層電極形成方法を示す説明図で
ある。 図において、１１・・・シリコン基板、１２・・・絶縁
膜、１３・・・パラジウムシリサイド、１４・・・タン
ク第 １ 図 ＋３ 第 ２ 図
Claims (1)
- １、第一の金属とシリコンとを加熱反応させて、シリコ
ン基板の所定領域上へ自己整合的に形成した金属シリサ
イド層上へ、化学気相法により、上記金属シリサイド層
上にのみ選択的に第二の金属層を堆積せしめ、次いで主
たる配線を形成する第三金属層を形成することを特徴と
する半導体装置の電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127509A JPS5918632A (ja) | 1982-07-23 | 1982-07-23 | 半導体装置の電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127509A JPS5918632A (ja) | 1982-07-23 | 1982-07-23 | 半導体装置の電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5918632A true JPS5918632A (ja) | 1984-01-31 |
Family
ID=14961751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57127509A Pending JPS5918632A (ja) | 1982-07-23 | 1982-07-23 | 半導体装置の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5918632A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182771A (ja) * | 1984-02-29 | 1985-09-18 | Fujitsu Ltd | 半導体装置 |
| JPS625657A (ja) * | 1985-07-01 | 1987-01-12 | Nec Corp | 半導体集積回路装置 |
| JPS6457664A (en) * | 1987-08-27 | 1989-03-03 | Nec Corp | Contact connection structure |
-
1982
- 1982-07-23 JP JP57127509A patent/JPS5918632A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182771A (ja) * | 1984-02-29 | 1985-09-18 | Fujitsu Ltd | 半導体装置 |
| JPS625657A (ja) * | 1985-07-01 | 1987-01-12 | Nec Corp | 半導体集積回路装置 |
| JPS6457664A (en) * | 1987-08-27 | 1989-03-03 | Nec Corp | Contact connection structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS584924A (ja) | 半導体装置の電極形成方法 | |
| KR0140379B1 (ko) | 도전 구조체를 반도체 소자내에 선택적으로 인캡슐레이션하기 위한 방법 | |
| US4751101A (en) | Low stress tungsten films by silicon reduction of WF6 | |
| JPH0581664B2 (ja) | ||
| JPS5944824A (ja) | 自己整合型コンタクトを形成するリフトオフ方法 | |
| IE48724B1 (en) | A method of making a conductor pattern on a semiconductor body | |
| JPS62101049A (ja) | シリサイド層の形成方法 | |
| JPH11145279A (ja) | 窒化シリコン保護膜のピンホール除去方法 | |
| JPS5918632A (ja) | 半導体装置の電極形成方法 | |
| JPS59175726A (ja) | 半導体装置の製造方法 | |
| JPH08255769A (ja) | 半導体装置の製造方法 | |
| JP3032244B2 (ja) | 半導体装置の製造方法 | |
| JPS6197825A (ja) | 半導体装置の製造方法 | |
| JPS5810836A (ja) | 半導体装置 | |
| RU1389603C (ru) | Способ создани металлизации интегральных схем | |
| JPH041497B2 (ja) | ||
| JPS58116751A (ja) | 半導体装置の製造方法 | |
| JPS6115349A (ja) | 半導体素子の配線形成方法 | |
| JPH01268150A (ja) | 半導体装置 | |
| KR100290771B1 (ko) | 반도체 소자의 콘택 플러그 형성 방법 | |
| JPS624317A (ja) | 半導体集積回路の製造方法 | |
| JPS5984441A (ja) | 半導体装置の製造方法 | |
| JPS58142577A (ja) | 半導体装置の製造法 | |
| JPS58128732A (ja) | 金属シリサイド電極および配線の形成方法 | |
| JPS61256718A (ja) | 半導体集積回路装置の製造方法 |