JPH0666469B2 - Ｍｉｓ半導体装置およびその製造方法 - Google Patents
Ｍｉｓ半導体装置およびその製造方法Info
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- JPH0666469B2 JPH0666469B2 JP59086627A JP8662784A JPH0666469B2 JP H0666469 B2 JPH0666469 B2 JP H0666469B2 JP 59086627 A JP59086627 A JP 59086627A JP 8662784 A JP8662784 A JP 8662784A JP H0666469 B2 JPH0666469 B2 JP H0666469B2
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- JP
- Japan
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- impurity
- source
- source region
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （ａ） 発明の技術分野 本発明は、MIS半導体装置およびその製法方法に係り、
特に、そのソース領域の構成およびその製造方法に関
す。
特に、そのソース領域の構成およびその製造方法に関
す。
（ｂ） 技術の背景 MIS半導体集積回路装置（IC）において、多くはMIS電界
効果トランジスタ（FET）のソース領域と該MISFETが配
設される半導体基板若しくはウエル領域とが配線層を介
して同電位に接続される。また、該ICが論理回路に使用
される場合には、該MISFETのスイッチング速度の速いこ
とが望まれる。
効果トランジスタ（FET）のソース領域と該MISFETが配
設される半導体基板若しくはウエル領域とが配線層を介
して同電位に接続される。また、該ICが論理回路に使用
される場合には、該MISFETのスイッチング速度の速いこ
とが望まれる。
（ｃ） 従来技術と問題点 第１図はMIS半導体装置の代表例であるCMOSの一般的な
構成の断面を模式的に示した図である。図示において、
1aはn-型シリコン基板、1bはp-型ウエル領域、２は素子
分離用のフィールド酸化膜、3a・3bはそれぞれ素子分離
用のn+型・p+型チャネルストッパ、４はゲート酸化膜、
５は多結晶シリコンゲート電極、6a・6bはそれぞれp+型
・n+型ソース領域、7a・7bはそれぞれp+型・n+型ドレイ
ン領域、8a・8bはそれぞれ基板1a・ウエル1bに電位を与
えるn+形・p+型接続領域、９は不純物ブロック用酸化
膜、10は燐珪酸ガラス（PSG）絶縁膜、11は各領域ない
し電極から導出し所定の接続（図にはソース領域6a、6b
と接続領域8a、8bとをそれぞれ接続しているのを示す）
をする金属配線をそれぞれ示し、基板1a上の領域SaにＰ
−MOSFETがまたウエル領域1b上の領域SbにＮ−MOSFETを
形成している。
構成の断面を模式的に示した図である。図示において、
1aはn-型シリコン基板、1bはp-型ウエル領域、２は素子
分離用のフィールド酸化膜、3a・3bはそれぞれ素子分離
用のn+型・p+型チャネルストッパ、４はゲート酸化膜、
５は多結晶シリコンゲート電極、6a・6bはそれぞれp+型
・n+型ソース領域、7a・7bはそれぞれp+型・n+型ドレイ
ン領域、8a・8bはそれぞれ基板1a・ウエル1bに電位を与
えるn+形・p+型接続領域、９は不純物ブロック用酸化
膜、10は燐珪酸ガラス（PSG）絶縁膜、11は各領域ない
し電極から導出し所定の接続（図にはソース領域6a、6b
と接続領域8a、8bとをそれぞれ接続しているのを示す）
をする金属配線をそれぞれ示し、基板1a上の領域SaにＰ
−MOSFETがまたウエル領域1b上の領域SbにＮ−MOSFETを
形成している。
この構成をなすCMOSを使用した論理回路例であるインバ
ータの一般的な回路は第２図の如くである。図示におい
てTa・TbはそれぞれＰ−・Ｎ−MOSFET、Ｇはゲート、Ｓ
はソース、Ｄはドレイン、8a・8bはTa・Tbを形成する半
導体領域（それぞれ第１図における基板1a・ウエル領域
1b）、Rsa・RsbはそれぞれTa・Tbのソース抵抗、Rda・R
dbはそれぞれTa・Tbのドレイン抵抗、INは入力端子、OU
Tは出力端子、Vccは電源線、GNDは接地線をそれぞれ示
す。この回路において、論理演算速度を支配するスイッ
チング速度には、ソース抵抗Rsa、Rsb、ドレイン抵抗Rd
a、Rdbなどの抵抗値や、半導体領域Ba、BbとドレインＤ
間の接合容量値、半導体領域Ba、BbとゲートＧ間のゲー
ト容量値などが影響し、前記速度は、前記抵抗値も前記
容量値も小さい程速くなり大きい程遅くなる。そして、
一般に該速度を速くすることが望まれている。なお、半
導体領域Ba、BbはMOSFETTa、Tb内においてそれぞれソー
スＳに接続されている。
ータの一般的な回路は第２図の如くである。図示におい
てTa・TbはそれぞれＰ−・Ｎ−MOSFET、Ｇはゲート、Ｓ
はソース、Ｄはドレイン、8a・8bはTa・Tbを形成する半
導体領域（それぞれ第１図における基板1a・ウエル領域
1b）、Rsa・RsbはそれぞれTa・Tbのソース抵抗、Rda・R
dbはそれぞれTa・Tbのドレイン抵抗、INは入力端子、OU
Tは出力端子、Vccは電源線、GNDは接地線をそれぞれ示
す。この回路において、論理演算速度を支配するスイッ
チング速度には、ソース抵抗Rsa、Rsb、ドレイン抵抗Rd
a、Rdbなどの抵抗値や、半導体領域Ba、BbとドレインＤ
間の接合容量値、半導体領域Ba、BbとゲートＧ間のゲー
ト容量値などが影響し、前記速度は、前記抵抗値も前記
容量値も小さい程速くなり大きい程遅くなる。そして、
一般に該速度を速くすることが望まれている。なお、半
導体領域Ba、BbはMOSFETTa、Tb内においてそれぞれソー
スＳに接続されている。
一方、第１図に図示する従来のCMOSにおいて、ソース抵
抗Rsa、Rsbとドレイン抵抗Rda、Rdbの抵抗値は、対応す
るソース領域6a、6bやドレイン領域7a、7bの不純物濃度
に主として支配され、該濃度が高い程該抵抗値が小さく
なる。しかしながら、ソース領域6a、6bとドレイン領域
7a、7bとを形成する際に該濃度を高くすべく不純物を多
く注入することは、該不純物活性化の際のショートチャ
ネル現象発生により制約され、また、接合深さが大きく
なって前記容量値が大きくなる問題がある。
抗Rsa、Rsbとドレイン抵抗Rda、Rdbの抵抗値は、対応す
るソース領域6a、6bやドレイン領域7a、7bの不純物濃度
に主として支配され、該濃度が高い程該抵抗値が小さく
なる。しかしながら、ソース領域6a、6bとドレイン領域
7a、7bとを形成する際に該濃度を高くすべく不純物を多
く注入することは、該不純物活性化の際のショートチャ
ネル現象発生により制約され、また、接合深さが大きく
なって前記容量値が大きくなる問題がある。
上述した事情は、その内容からして、単にCMOSに限定さ
れるものではなく、MIS半導体装置に共通したものであ
る。
れるものではなく、MIS半導体装置に共通したものであ
る。
（ｄ） 発明の目的 本発明の目的は上記従来の問題に鑑み、スイッチング速
度が速く且つ製造においてショートチャネル現象発生の
ないMIS半導体装置の構成とその製造方法を提供するに
ある。
度が速く且つ製造においてショートチャネル現象発生の
ないMIS半導体装置の構成とその製造方法を提供するに
ある。
（ｅ） 発明の構成 上記目的は、基板若しくはウエル領域よりなる半導体領
域に形成され該半導体領域と同電位に保持されるべきソ
ース領域の，チャネル側から離れた部分の該ソース領域
の不純物濃度が，チャネル側と接する部分の該ソース領
域の不純物濃度より高濃度であり，かつドレイン領域の
不純物濃度が前記ソース領域のチャネル側と接する部分
の不純物濃度と同程度であることを特徴とするMIS半導
体装置によって達成され、また、ソース形成領域とドレ
イン形成領域とに同時に不純物を注入する第一の不純物
注入工程と，該ソース形成領域のチャネル側部分を除い
た領域に該不純物と同一導電型不純物を，第一の不純物
注入と同じ程度の濃度で注入する第二の不純物注入工程
とを有して，該ソース領域のチャネル側から離れた部分
の不純物濃度が，該ソース領域のチャネル側部分の不純
物濃度より高濃度であるソース領域を形成することを特
徴とするMIS半導体装置の製造方法によって達成され
る。
域に形成され該半導体領域と同電位に保持されるべきソ
ース領域の，チャネル側から離れた部分の該ソース領域
の不純物濃度が，チャネル側と接する部分の該ソース領
域の不純物濃度より高濃度であり，かつドレイン領域の
不純物濃度が前記ソース領域のチャネル側と接する部分
の不純物濃度と同程度であることを特徴とするMIS半導
体装置によって達成され、また、ソース形成領域とドレ
イン形成領域とに同時に不純物を注入する第一の不純物
注入工程と，該ソース形成領域のチャネル側部分を除い
た領域に該不純物と同一導電型不純物を，第一の不純物
注入と同じ程度の濃度で注入する第二の不純物注入工程
とを有して，該ソース領域のチャネル側から離れた部分
の不純物濃度が，該ソース領域のチャネル側部分の不純
物濃度より高濃度であるソース領域を形成することを特
徴とするMIS半導体装置の製造方法によって達成され
る。
前記ソース領域の不純物濃度が、前記ドレイン領域の不
純物濃度即ち従来のソース領域の不純物濃度より高濃度
であることから、当該ソース領域の抵抗値が低減して前
記MIS半導体装置のスイッチング速度が速くなり、然
も、当該ソース領域のチャネル側部分は第二の不純物注
入工程による不純物注入がないので、不純物の活性化に
際してショートチャネル現象を発生することはない。な
お、ソース領域の接合面積は増加するが、該増加は、ソ
ース領域が基板若しくはウエル領域と同電位に形成され
るため接合容量を増加させることがないので、前記スイ
ッチング速度を遅くする要因にならない。
純物濃度即ち従来のソース領域の不純物濃度より高濃度
であることから、当該ソース領域の抵抗値が低減して前
記MIS半導体装置のスイッチング速度が速くなり、然
も、当該ソース領域のチャネル側部分は第二の不純物注
入工程による不純物注入がないので、不純物の活性化に
際してショートチャネル現象を発生することはない。な
お、ソース領域の接合面積は増加するが、該増加は、ソ
ース領域が基板若しくはウエル領域と同電位に形成され
るため接合容量を増加させることがないので、前記スイ
ッチング速度を遅くする要因にならない。
（ｆ） 発明の実施例 以下本発明の実施例を図により説明する。全図を通じ同
一符号は同一対象物を示す。
一符号は同一対象物を示す。
第３図はCMOSにおける本発明による実施例の構成の断面
を模式的に示した図、第４図は本発明によるソース領域
の製造方法を示した図で、6c、6dはソース領域、12はレ
ジスト膜、13は開孔、D1、D2は不純物をそれぞれ示す。
を模式的に示した図、第４図は本発明によるソース領域
の製造方法を示した図で、6c、6dはソース領域、12はレ
ジスト膜、13は開孔、D1、D2は不純物をそれぞれ示す。
第３図図示のCMOSは、第１図図示のCMOSと比較してソー
ス領域6a、6bがそれぞれソース領域6c、6dに変わったの
みで、その他は変わらない。即ち、ソース領域6c（6d）
は、従来のソース領域6a（6b）を形成する際の不純物注
入と同様な不純物注入を行う第一の不純物注入工程の
後、その注入領域のチャネル側部分を除いた領域に同一
導電型を与える不純物の追加注入を行う第二の不純物注
入工程を経て形成したものである。このことから、ソー
ス領域6c、6dにおいては、従来のソース領域6a、6bと比
較して、チャネル側部分以外の不純物濃度が高く且つ接
合深さが深くソース抵抗Rsa、Rsbの値が小さくなってい
ながら、該チャネル側部分の接合面形状は同形である。
従って、ソース領域6c、6dと基板1a、ウエル領域1bとの
間の両接合面積は従来より大きくなっている。しかしな
がら、ソース領域6c、6dと基板1a、ウエル領域1bとは金
属配線11の接続によりそれぞれ同電位にあるため、両容
量値は増加せずスイッチング速度には無関係である。こ
のことにより、本CMOSは、上記ソース抵抗Rsa、Rsbの値
の低減が作用して、第１図に図示した従来のCMOSよりス
イッチング速度が速くなる。一方、ドレイン領域では接
合面積の増加が接合容量の増加につながるので、本CMOS
におけるドレイン領域に上記容量値の増加によるスイッ
チング速度への影響を避けるため従来のドレイン領域7
a、7bから変えていない。
ス領域6a、6bがそれぞれソース領域6c、6dに変わったの
みで、その他は変わらない。即ち、ソース領域6c（6d）
は、従来のソース領域6a（6b）を形成する際の不純物注
入と同様な不純物注入を行う第一の不純物注入工程の
後、その注入領域のチャネル側部分を除いた領域に同一
導電型を与える不純物の追加注入を行う第二の不純物注
入工程を経て形成したものである。このことから、ソー
ス領域6c、6dにおいては、従来のソース領域6a、6bと比
較して、チャネル側部分以外の不純物濃度が高く且つ接
合深さが深くソース抵抗Rsa、Rsbの値が小さくなってい
ながら、該チャネル側部分の接合面形状は同形である。
従って、ソース領域6c、6dと基板1a、ウエル領域1bとの
間の両接合面積は従来より大きくなっている。しかしな
がら、ソース領域6c、6dと基板1a、ウエル領域1bとは金
属配線11の接続によりそれぞれ同電位にあるため、両容
量値は増加せずスイッチング速度には無関係である。こ
のことにより、本CMOSは、上記ソース抵抗Rsa、Rsbの値
の低減が作用して、第１図に図示した従来のCMOSよりス
イッチング速度が速くなる。一方、ドレイン領域では接
合面積の増加が接合容量の増加につながるので、本CMOS
におけるドレイン領域に上記容量値の増加によるスイッ
チング速度への影響を避けるため従来のドレイン領域7
a、7bから変えていない。
このようなソース領域6c、6dを形成する製造方法は、6c
を例にして第４図に示す。前記第一の不純物注入工程ま
での工程は、従来のソース領域6aとドレイン領域7aとを
形成するために不純物例えば硼素（Ｂ）を両形成領域に
同時に注入する工程までの工程と同様で、該不純物が図
示D1である。この注入の際マスクにしたレジスト膜を除
去して第一の不純物注入工程を終えた後、前記第二の不
純物注入工程に移行し、図示のようにマスクにするレジ
スト膜12を通常の方法で形成する。レジスト膜12はソー
ス領域6c形成領域のチャネル側部分を除いた領域にのみ
開孔13を有し、その他の領域は全て遮蔽するようになっ
ている。但し開孔13はチャネル側と反対側のフィールド
酸化膜２側へ若干はみ出しても支障ない。続いて、不純
物D1と同一導電型を与える不純物D2例えばＢを不純物D1
と同程度の注入量例えば1015atm／cm2程度で注入し、レ
ジスト膜12を除去して第二の不純物注入工程を終わる。
以下は従来のソース領域6aとドレイン領域7aとを形成す
るための不純物注入工程の次の工程に移り、従来と同様
にする。不純物D1とD2の活性化は、従来のソース領域6a
とドレイン領域7aとを活性化させた工程で活性化され、
第３図図示のソース領域6cが形成される。云うまでもな
くドレイン形成領域は不純物D1のみが注入されているの
でドレイン領域7aが形成される。
を例にして第４図に示す。前記第一の不純物注入工程ま
での工程は、従来のソース領域6aとドレイン領域7aとを
形成するために不純物例えば硼素（Ｂ）を両形成領域に
同時に注入する工程までの工程と同様で、該不純物が図
示D1である。この注入の際マスクにしたレジスト膜を除
去して第一の不純物注入工程を終えた後、前記第二の不
純物注入工程に移行し、図示のようにマスクにするレジ
スト膜12を通常の方法で形成する。レジスト膜12はソー
ス領域6c形成領域のチャネル側部分を除いた領域にのみ
開孔13を有し、その他の領域は全て遮蔽するようになっ
ている。但し開孔13はチャネル側と反対側のフィールド
酸化膜２側へ若干はみ出しても支障ない。続いて、不純
物D1と同一導電型を与える不純物D2例えばＢを不純物D1
と同程度の注入量例えば1015atm／cm2程度で注入し、レ
ジスト膜12を除去して第二の不純物注入工程を終わる。
以下は従来のソース領域6aとドレイン領域7aとを形成す
るための不純物注入工程の次の工程に移り、従来と同様
にする。不純物D1とD2の活性化は、従来のソース領域6a
とドレイン領域7aとを活性化させた工程で活性化され、
第３図図示のソース領域6cが形成される。云うまでもな
くドレイン形成領域は不純物D1のみが注入されているの
でドレイン領域7aが形成される。
ソース領域6dの場合は、不純物D1に例えば砒素（As）、
不純物D2に例えば燐（Ｐ）が使用されればよく、その注
入量はソース領域6cの場合と同様に例えば1015atm／cm2
程度でよい。
不純物D2に例えば燐（Ｐ）が使用されればよく、その注
入量はソース領域6cの場合と同様に例えば1015atm／cm2
程度でよい。
かくすることにより、ソース領域6c、6dのソース抵抗Rs
a、Rsbの値を従来のソース領域6a、6bの場合の約１／２
程度に低減させることが可能である。
a、Rsbの値を従来のソース領域6a、6bの場合の約１／２
程度に低減させることが可能である。
上述した事情は、その内容からして、単にCMOSに限定さ
れるものではなく、MIS半導体装置に共通したものであ
る。
れるものではなく、MIS半導体装置に共通したものであ
る。
（ｇ） 発明の効果 以上に説明したように、本発明による構成によれば、ス
イッチング速度が速く且つ製造においてショートチャネ
ル現象発生のないMIS半導体装置の構成とその製造方法
を提供することが出来て、例えばインバータなどの論理
演算速度の高速化を可能にさせる効果がある。
イッチング速度が速く且つ製造においてショートチャネ
ル現象発生のないMIS半導体装置の構成とその製造方法
を提供することが出来て、例えばインバータなどの論理
演算速度の高速化を可能にさせる効果がある。
第１図はCMOSの一般的な構成の断面を模式的に示した
図、第２図はCMOSを使用したインバータの一般的な回路
図、第３図はCMOSにおける本発明による実施例の構成の
断面を模式的に示した図、第４図は本発明によるソース
領域の製造方法を示した図である。 図面において、1aは基板、1bはウエル領域、２はフィー
ルド酸化膜、3a、3bはチャネルストッパ、４はゲート酸
化膜、５はゲート電極、6a、6b、6c、6dはソース領域、
7a、7bはドレイン領域、8a、8bは接続領域、９はブロッ
ク酸化膜、10はPSG絶縁膜、11は金属配線、12はレジス
ト膜、13は開孔、Sa、SbはMOSFET形成領域、Ta、TbはMO
SFET、Ｇはゲート、Ｓはソース、Ｄはドレイン、Ba、Bb
はTa、Tbを形成する半導体領域、Rsa、Rsbはソース抵
抗、Rda、Rdbはドレイン抵抗、INは入力端子、OUTは出
力端子、Vccは電源線、GNDは接地線、D1、D2は不純物を
それぞれ示す。
図、第２図はCMOSを使用したインバータの一般的な回路
図、第３図はCMOSにおける本発明による実施例の構成の
断面を模式的に示した図、第４図は本発明によるソース
領域の製造方法を示した図である。 図面において、1aは基板、1bはウエル領域、２はフィー
ルド酸化膜、3a、3bはチャネルストッパ、４はゲート酸
化膜、５はゲート電極、6a、6b、6c、6dはソース領域、
7a、7bはドレイン領域、8a、8bは接続領域、９はブロッ
ク酸化膜、10はPSG絶縁膜、11は金属配線、12はレジス
ト膜、13は開孔、Sa、SbはMOSFET形成領域、Ta、TbはMO
SFET、Ｇはゲート、Ｓはソース、Ｄはドレイン、Ba、Bb
はTa、Tbを形成する半導体領域、Rsa、Rsbはソース抵
抗、Rda、Rdbはドレイン抵抗、INは入力端子、OUTは出
力端子、Vccは電源線、GNDは接地線、D1、D2は不純物を
それぞれ示す。
Claims (2)
- 【請求項１】基板若しくはウエル領域よりなる半導体領
域に形成され該半導体領域と同電位に保持されるべきソ
ース領域の，チャネル側から離れた部分の該ソース領域
の不純物濃度が，チャネル側と接する部分の該ソース領
域の不純物濃度より高濃度であり，かつドレイン領域の
不純物濃度が前記ソース領域のチャネル側と接する部分
の不純物濃度と同程度であることを特徴とするMIS半導
体装置。 - 【請求項２】ソース形成領域とドレイン形成領域とに同
時に不純物を注入する第一の不純物注入工程と，該ソー
ス形成領域のチャネル側部分を除いた領域に該不純物と
同一導電型不純物を，第一の不純物注入と同じ程度の濃
度で注入する第二の不純物注入工程とを有して，該ソー
ス領域のチャネル側から離れた部分の不純物濃度が，該
ソース領域のチャネル側部分の不純物濃度より高濃度で
あるソース領域を形成することを特徴とするMIS半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086627A JPH0666469B2 (ja) | 1984-04-28 | 1984-04-28 | Ｍｉｓ半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086627A JPH0666469B2 (ja) | 1984-04-28 | 1984-04-28 | Ｍｉｓ半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60231353A JPS60231353A (ja) | 1985-11-16 |
| JPH0666469B2 true JPH0666469B2 (ja) | 1994-08-24 |
Family
ID=13892263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59086627A Expired - Lifetime JPH0666469B2 (ja) | 1984-04-28 | 1984-04-28 | Ｍｉｓ半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666469B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5939062A (ja) * | 1982-08-27 | 1984-03-03 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5990952A (ja) * | 1982-11-16 | 1984-05-25 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1984
- 1984-04-28 JP JP59086627A patent/JPH0666469B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60231353A (ja) | 1985-11-16 |
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