JPH0667912A - エラー検出訂正回路 - Google Patents
エラー検出訂正回路Info
- Publication number
- JPH0667912A JPH0667912A JP4221010A JP22101092A JPH0667912A JP H0667912 A JPH0667912 A JP H0667912A JP 4221010 A JP4221010 A JP 4221010A JP 22101092 A JP22101092 A JP 22101092A JP H0667912 A JPH0667912 A JP H0667912A
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- JP
- Japan
- Prior art keywords
- bit
- circuit
- ecc
- error
- function
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【目的】１ビットエラー訂正および２ビット（以上）エ
ラー検出のＥＣＣにおいて簡単な回路変更により２ビッ
トエラー訂正を可能にする。 【構成】ライトデータにおけるチェックビットの発生機
能と、リードデータにおける１ビットエラー訂正機能と
２ビットエラー検出機能と３ビット以上エラー検出機能
を有するＥＣＣ回路と、このＥＣＣ回路を制御するＥＣ
Ｃ制御回路と、このＥＣＣ制御回路の指示により特定の
リードデータのみビット反転する機能を有するビット反
転回路を備え、ＥＣＣ回路においてリードデータに２ビ
ットエラーが検出された時は、ビット反転回路でチェッ
クコードを含むすべてのリードデータを１ビットずつ反
転し、１ビットエラーになった時ＥＣＣ回路により２ビ
ットエラーを訂正する。
ラー検出のＥＣＣにおいて簡単な回路変更により２ビッ
トエラー訂正を可能にする。 【構成】ライトデータにおけるチェックビットの発生機
能と、リードデータにおける１ビットエラー訂正機能と
２ビットエラー検出機能と３ビット以上エラー検出機能
を有するＥＣＣ回路と、このＥＣＣ回路を制御するＥＣ
Ｃ制御回路と、このＥＣＣ制御回路の指示により特定の
リードデータのみビット反転する機能を有するビット反
転回路を備え、ＥＣＣ回路においてリードデータに２ビ
ットエラーが検出された時は、ビット反転回路でチェッ
クコードを含むすべてのリードデータを１ビットずつ反
転し、１ビットエラーになった時ＥＣＣ回路により２ビ
ットエラーを訂正する。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ装置を制御する
ＥＣＣ（Error Check and Correction：エラー検出訂
正）回路の改良に関するものである。
ＥＣＣ（Error Check and Correction：エラー検出訂
正）回路の改良に関するものである。
【０００２】
【従来の技術】一般にＤＲＡＭ（Dynamic Random Acces
s Memory）を使った大容量のメモリ装置を制御するメモ
リ制御回路にはエラー検出訂正機能が実装されている。
この理由は主として、半導体メモリにおいて偶発的に発
生するソフトエラー（α線によるデータ破壊）と軽度な
ハードエラーに対応するためである。半導体メモリにお
ける通常のＥＣＣ機能は、１ビットエラー訂正と２ビッ
ト（この場合２ビット以上も含み、以後これを２ビット
（以上）と表記する）エラー検出が一般的である。
s Memory）を使った大容量のメモリ装置を制御するメモ
リ制御回路にはエラー検出訂正機能が実装されている。
この理由は主として、半導体メモリにおいて偶発的に発
生するソフトエラー（α線によるデータ破壊）と軽度な
ハードエラーに対応するためである。半導体メモリにお
ける通常のＥＣＣ機能は、１ビットエラー訂正と２ビッ
ト（この場合２ビット以上も含み、以後これを２ビット
（以上）と表記する）エラー検出が一般的である。
【０００３】
【発明が解決しようとする課題】しかしながら従来のＥ
ＣＣ回路では、２ビット（以上）エラーが発生するとエ
ラー訂正は不可能であるという問題があった。本発明の
目的は、このような欠点を解消するもので、１ビットエ
ラー訂正および２ビット（以上）エラー検出のＥＣＣに
おいて簡単な回路変更により２ビットエラー訂正も可能
なエラー検出訂正回路を実現するものである。
ＣＣ回路では、２ビット（以上）エラーが発生するとエ
ラー訂正は不可能であるという問題があった。本発明の
目的は、このような欠点を解消するもので、１ビットエ
ラー訂正および２ビット（以上）エラー検出のＥＣＣに
おいて簡単な回路変更により２ビットエラー訂正も可能
なエラー検出訂正回路を実現するものである。
【０００４】
【課題を解決するための手段】このような目的を達成す
るために本発明では、ライトデータにおけるチェックビ
ットの発生機能と、リードデータにおける１ビットエラ
ー訂正機能と２ビットエラー検出機能と３ビット以上エ
ラー検出機能を有するＥＣＣ回路と、このＥＣＣ回路を
制御するＥＣＣ制御回路と、このＥＣＣ制御回路の指示
により特定のリードデータのみビット反転する機能を有
するビット反転回路を具備し、ＥＣＣ回路においてリー
ドデータに２ビットエラーが検出された時は、ビット反
転回路でチェックコードを含むすべてのリードデータを
１ビットずつ反転し、１ビットエラーになった時ＥＣＣ
回路により２ビットエラーを訂正するようにしたことを
特徴とする。
るために本発明では、ライトデータにおけるチェックビ
ットの発生機能と、リードデータにおける１ビットエラ
ー訂正機能と２ビットエラー検出機能と３ビット以上エ
ラー検出機能を有するＥＣＣ回路と、このＥＣＣ回路を
制御するＥＣＣ制御回路と、このＥＣＣ制御回路の指示
により特定のリードデータのみビット反転する機能を有
するビット反転回路を具備し、ＥＣＣ回路においてリー
ドデータに２ビットエラーが検出された時は、ビット反
転回路でチェックコードを含むすべてのリードデータを
１ビットずつ反転し、１ビットエラーになった時ＥＣＣ
回路により２ビットエラーを訂正するようにしたことを
特徴とする。
【０００５】
【作用】従来の１ビットエラー訂正機能と２ビット（以
上）エラー検出機能を有するＥＣＣ回路に簡単な回路を
付加することにより２ビットエラー訂正機能を持たせる
ものである。ＥＣＣ回路で２ビットエラーが検出された
場合、ビット反転回路でデータを１ビットずつ反転す
る。この反転により１ビットエラーになったとき、ＥＣ
Ｃ回路の１ビットエラー訂正機能を使って訂正する。こ
のようにして２ビットエラーの訂正を可能とする。
上）エラー検出機能を有するＥＣＣ回路に簡単な回路を
付加することにより２ビットエラー訂正機能を持たせる
ものである。ＥＣＣ回路で２ビットエラーが検出された
場合、ビット反転回路でデータを１ビットずつ反転す
る。この反転により１ビットエラーになったとき、ＥＣ
Ｃ回路の１ビットエラー訂正機能を使って訂正する。こ
のようにして２ビットエラーの訂正を可能とする。
【０００６】
【実施例】以下図面を用いて本発明を詳細に説明する。
図１は本発明に係るエラー検出訂正回路の一実施例を示
す構成図である。図において、１はＥＣＣ回路、２はビ
ット反転回路、３はＥＣＣ制御回路である。ＥＣＣ回路
１は、書き込みデータにおけるチェックビットを発生す
る機能と、読み出しデータにおける１ビットエラー訂正
機能と２ビットエラー検出機能と３ビット以上エラー機
能を有する。そして読み出し（リード：Read）と書き込
み（ライト：Write ）に応じて以下に示す２つの動作モ
ードがあり、ＥＣＣ制御回路３からの指示（モード信
号：Mode）に従って動作する。 (1) ＣＢ生成モード メモリ（図示せず）に対する書き込みの動作モードであ
り、入力されるデータ"Datain"により算出されるＣＢ
（Check Bit ）コード"Write CB"を出力する。 (2) エラー訂正検出モード メモリから読み出されたデータ"Datain"とＣＢコード"C
Bin"からシンドロームコードを算出しノーエラー（No E
rror）／１ビットエラー／２ビットエラー／３ビット以
上エラーのステータス（Status）信号を出力する。１ビ
ットエラーであればエラー訂正後のデータ"Correct Dat
a"を上位へ出力する。
図１は本発明に係るエラー検出訂正回路の一実施例を示
す構成図である。図において、１はＥＣＣ回路、２はビ
ット反転回路、３はＥＣＣ制御回路である。ＥＣＣ回路
１は、書き込みデータにおけるチェックビットを発生す
る機能と、読み出しデータにおける１ビットエラー訂正
機能と２ビットエラー検出機能と３ビット以上エラー機
能を有する。そして読み出し（リード：Read）と書き込
み（ライト：Write ）に応じて以下に示す２つの動作モ
ードがあり、ＥＣＣ制御回路３からの指示（モード信
号：Mode）に従って動作する。 (1) ＣＢ生成モード メモリ（図示せず）に対する書き込みの動作モードであ
り、入力されるデータ"Datain"により算出されるＣＢ
（Check Bit ）コード"Write CB"を出力する。 (2) エラー訂正検出モード メモリから読み出されたデータ"Datain"とＣＢコード"C
Bin"からシンドロームコードを算出しノーエラー（No E
rror）／１ビットエラー／２ビットエラー／３ビット以
上エラーのステータス（Status）信号を出力する。１ビ
ットエラーであればエラー訂正後のデータ"Correct Dat
a"を上位へ出力する。
【０００７】ビット反転回路２は、ＥＣＣ制御回路３か
ら指定されたビットを反転するものである。ＥＣＣ制御
回路３はシフトレジスタ３１とシーケンサ３２より構成
される。シーケンサ３２はホスト（図示せず）からリー
ド／ライト等のコマンドを受け、ＥＣＣ回路１にモード
を設定する機能を有する。メモリからの読み出しモード
においては、ＥＣＣ回路１から得られるステータスによ
りノーエラーおよび１ビットエラーなら、正常終了（No
rmal End）ステータスを、３ビット以上エラーならデー
タエラー（Data Error）ステータスを上位にアクノリッ
ジステータス（Acknowledge Status）として返答する。
２ビットエラーなら後述のエラー処理シーケンスに従っ
てデータ訂正後ノーエラーステータス（No Error Statu
s ）を返答する。シフトレジスタ３１はビット反転回路
２に対する（反転される）ビット位置を指示する。この
場合シーケンサ３２からの起動により次の３つの動作モ
ードのいずれかに別れる。 (1) クリアモード：シフトレジスタの全データをクリア
する（"0" にする）。 (2) セットモード：シフトレジスタの最小位ビット（Ｌ
ＳＢ）のみを"1" にセットする。 (3) シフトモード：データを最上位ビット（ＭＳＢ）方
向に１ビットシフトする。 この時Ｌ
ＳＢには"0" をセットする。 なお、シフトレジスタのデータ幅は、メモリへのデータ
幅とＣＢ（Check Bit）を合計したものである。例え
ば、ＥＣＣ回路１が３２ビット構成の場合は、ＣＢが７
ビットなので、シフトレジスタのビット幅は３９ビット
となる。
ら指定されたビットを反転するものである。ＥＣＣ制御
回路３はシフトレジスタ３１とシーケンサ３２より構成
される。シーケンサ３２はホスト（図示せず）からリー
ド／ライト等のコマンドを受け、ＥＣＣ回路１にモード
を設定する機能を有する。メモリからの読み出しモード
においては、ＥＣＣ回路１から得られるステータスによ
りノーエラーおよび１ビットエラーなら、正常終了（No
rmal End）ステータスを、３ビット以上エラーならデー
タエラー（Data Error）ステータスを上位にアクノリッ
ジステータス（Acknowledge Status）として返答する。
２ビットエラーなら後述のエラー処理シーケンスに従っ
てデータ訂正後ノーエラーステータス（No Error Statu
s ）を返答する。シフトレジスタ３１はビット反転回路
２に対する（反転される）ビット位置を指示する。この
場合シーケンサ３２からの起動により次の３つの動作モ
ードのいずれかに別れる。 (1) クリアモード：シフトレジスタの全データをクリア
する（"0" にする）。 (2) セットモード：シフトレジスタの最小位ビット（Ｌ
ＳＢ）のみを"1" にセットする。 (3) シフトモード：データを最上位ビット（ＭＳＢ）方
向に１ビットシフトする。 この時Ｌ
ＳＢには"0" をセットする。 なお、シフトレジスタのデータ幅は、メモリへのデータ
幅とＣＢ（Check Bit）を合計したものである。例え
ば、ＥＣＣ回路１が３２ビット構成の場合は、ＣＢが７
ビットなので、シフトレジスタのビット幅は３９ビット
となる。
【０００８】このような構成における動作を次に説明す
る。図２はシーケンサ３２の動作を示したフローチャー
トである。図２から分かるように、リード動作とライト
動作におけるノーエラー、１ビットエラー、３ビット以
上エラーは通常のＥＣＣ制御と同等である。ここでは本
発明の特徴である２ビットエラー時の動作シーケンスに
ついて述べる。読み出されたデータを１ビットずつ順番
に反転させ、データエラーの発生しているどちらかのビ
ットを検出し、１ビットエラーのデータを生成する。次
に、生成された１ビットエラーのデータをＥＣＣ回路１
により１ビットだけデータ訂正する。なお、アイドル
（Idle）状態においては、シフトレジスタ３１はクリア
（Clear ）命令により全データがクリアされているの
で、通常の動作でビット反転回路２がデータ操作に関与
することはない。このようにして２ビットエラーを訂正
することができる。なお、２ビットエラーが多発する
と、システムパフォーマンスが著しく低下するが、ハー
ドウェアの初期不良を除くと、２ビット（以上）エラー
の起る確率はきわめて稀である。また、システムパフォ
ーマンスが低下することよりも、２ビットエラー状態を
救うことの方が意義が大きい。
る。図２はシーケンサ３２の動作を示したフローチャー
トである。図２から分かるように、リード動作とライト
動作におけるノーエラー、１ビットエラー、３ビット以
上エラーは通常のＥＣＣ制御と同等である。ここでは本
発明の特徴である２ビットエラー時の動作シーケンスに
ついて述べる。読み出されたデータを１ビットずつ順番
に反転させ、データエラーの発生しているどちらかのビ
ットを検出し、１ビットエラーのデータを生成する。次
に、生成された１ビットエラーのデータをＥＣＣ回路１
により１ビットだけデータ訂正する。なお、アイドル
（Idle）状態においては、シフトレジスタ３１はクリア
（Clear ）命令により全データがクリアされているの
で、通常の動作でビット反転回路２がデータ操作に関与
することはない。このようにして２ビットエラーを訂正
することができる。なお、２ビットエラーが多発する
と、システムパフォーマンスが著しく低下するが、ハー
ドウェアの初期不良を除くと、２ビット（以上）エラー
の起る確率はきわめて稀である。また、システムパフォ
ーマンスが低下することよりも、２ビットエラー状態を
救うことの方が意義が大きい。
【０００９】
【発明の効果】以上説明したように本発明によれば、１
ビットエラー訂正機能しか持たないＥＣＣ回路に簡単な
回路を付加することにより、２ビットエラー訂正が可能
となる。
ビットエラー訂正機能しか持たないＥＣＣ回路に簡単な
回路を付加することにより、２ビットエラー訂正が可能
となる。
【図１】本発明に係るエラー検出訂正回路の一実施例を
示す構成図である。
示す構成図である。
【図２】シーケンサの動作を示すフローチャートであ
る。
る。
１ ＥＣＣ回路 ２ ビット反転回路 ３ ＥＣＣ制御回路 ３１ シフトレジスタ ３２ シーケンサ
Claims (1)
- 【請求項１】書き込みデータにおけるチェックビットを
発生する機能と、読み出しデータにおける１ビットエラ
ー訂正機能と２ビットエラー検出機能と３ビット以上エ
ラー検出機能を有するＥＣＣ回路と、 このＥＣＣ回路を制御するＥＣＣ制御回路と、 このＥＣＣ制御回路の指示により、特定の読み込みデー
タのみビット反転する機能を有するビット反転回路を具
備し、前記ＥＣＣ回路において読み出しデータに２ビッ
トエラーが検出された時、ビット反転回路でチェックコ
ードを含むすべての読み出しデータを１ビットずつ反転
し、１ビットエラーになった時前記ＥＣＣ回路のエラー
訂正機能を使って２ビットエラーを訂正するようにした
ことを特徴とするエラー検出訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4221010A JPH0667912A (ja) | 1992-08-20 | 1992-08-20 | エラー検出訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4221010A JPH0667912A (ja) | 1992-08-20 | 1992-08-20 | エラー検出訂正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0667912A true JPH0667912A (ja) | 1994-03-11 |
Family
ID=16760067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4221010A Pending JPH0667912A (ja) | 1992-08-20 | 1992-08-20 | エラー検出訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0667912A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7613982B2 (en) | 2004-11-16 | 2009-11-03 | Samsung Electronics Co., Ltd. | Data processing apparatus and method for flash memory |
| JP2011521397A (ja) * | 2008-05-16 | 2011-07-21 | フュージョン−アイオー・インコーポレーテッド | 故障したデータ記憶機構を検出し、置き換えるための装置、システム及び方法 |
| JP2012063882A (ja) * | 2010-09-14 | 2012-03-29 | Toshiba Corp | 記憶装置、電子機器及び誤りデータの訂正方法 |
-
1992
- 1992-08-20 JP JP4221010A patent/JPH0667912A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7613982B2 (en) | 2004-11-16 | 2009-11-03 | Samsung Electronics Co., Ltd. | Data processing apparatus and method for flash memory |
| JP2011521397A (ja) * | 2008-05-16 | 2011-07-21 | フュージョン−アイオー・インコーポレーテッド | 故障したデータ記憶機構を検出し、置き換えるための装置、システム及び方法 |
| JP2012063882A (ja) * | 2010-09-14 | 2012-03-29 | Toshiba Corp | 記憶装置、電子機器及び誤りデータの訂正方法 |
| US8671330B2 (en) | 2010-09-14 | 2014-03-11 | Kabushiki Kaisha Toshiba | Storage device, electronic device, and data error correction method |
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