JPH0668760B2

JPH0668760B2 - 画像編集装置用ｄｍａコントロ−ラ

Info

Publication number: JPH0668760B2
Application number: JP61196934A
Authority: JP
Inventors: 淳一大住
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1986-08-22
Filing date: 1986-08-22
Publication date: 1994-08-31
Anticipated expiration: 2009-08-31
Also published as: JPS6353681A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデジタル的に画像を合成、切り出し、回転、拡
大／縮小等を行う画像編集装置において、簡単な構成で
メモリデータの転送の高速化を図る画像編集装置用ＤＭ
Ａコントローラに関する。

〔従来の技術〕

従来の画像編集装置用ＤＭＡコントローラとして、例え
ば、情報処理学会第23回（昭和56年後期）全国大会の
「文書管理システムにおける文書イメージ処理方式」に
発表されたものがある。第９図はこのＤＭＡコントロー
ラを示し、ホストＣＰＵ（図示せず）からのコマンドに
よってＤＭＡコントローラの動作を決定して各部を制御
する制御回路１と、転送元および転送先の各アドレスを
セットするアドレスカウンタ31、32と、転送元および転
送先の各データ間隔（データの切り出し領域の１つのラ
インの最終ワードのアドレスから次ラインの先頭ワード
のアドレスまでのアドレス間隔）をセットするデータ間
隔レジスタ33、34と、転送元のアドレス計算を実施する
演算装置（ＡＬＵ）37と、転送先のアドレス計算を実施
するＡＬＵ38と、アドレスカウンタ31、32へアドレスを
セットするマルチプレクサ35、36と、転送ワード数をセ
ットするワードレジスタ11、13と、前記ワードレジスタ
11、13にセットされたワード数をロードして減算カウン
トするワードカウンタ12、14と、アドレスカウンタ31又
は、アドレスカウンタ32の内容をロードするメモリアド
レスレジスタ９（ＭＡＲ）と、ホストＣＰＵからコマン
ド、アドレス、カウント値等をＤＭＡコントローラへ設
定する際に使用する制御データバス15と、ＭＡＲ９のア
ドレスを画像メモリへ出力するアドレスバス16と、画像
メモリ17を有している。

以上の構成において、第10図(イ)の転送元のメモリ17a
（Ｎ_１×Ｍ_１）の矩形領域（Ｗ×Ｈ）を切り出して第10
図(ロ)の転送先のメモリ17b（Ｎ_２×Ｍ_２）へ転送する場
合を例にして作用を説明する。

まず初期値として次の６つのパラメータを指定する。

ａ）転送元スタートアドレス（Ｓ_１：3N＋２）ｂ）転送元データ間隔（Ｉ_１＝Ｎ_１−Ｗ）ｃ）転送先スタートアドレス（Ｓ_２：5N＋５）ｄ）転送元データ間隔（Ｉ_２＝Ｎ_２−Ｗ）ｅ）矩形領域の横ワード数(W) ｆ）矩形領域の縦ワード数(H) パラメータは次の手順で設定される。転送元スタートア
ドレスＳ_１（3N＋２）はマルチプレクサ35を介してアド
レスカウンタ31へセットされ、転送先スタートアドレス
Ｓ_２（5N＋５）はマルチプレクサ36を介してアドレスカ
ウンタ32へセットされる。転送元データ間隔Ｉ_１がデー
タ間隔レジスタ33へ、転送先データ間隔Ｉ_２がデータ間
隔レジスタ34へそれぞれセットされる。さらに画像の切
り出し幅Ｗがワードレジスタ11へ、画像の縦方向のライ
ン数Ｈがワードレジスタ13へセットされる。

次に、ＣＰＵが制御回路１に転送モードを指定するコマ
ンドコードを送る。コマンドコードを受けた制御回路１
はＤＭＡ転送を開始する。手順は次のようになる。まず
ワードレジスタ11の内容Ｗ（切り出し幅）をワードカウ
ンタ12へロードし、ワードレジスタ13の内容Ｈ（縦のラ
イン数）をワードカウンタ14へロードする。アドレスカ
ウンタ31の内容（３Ｎ＋２）をＭＡＲ９へロードし、メ
モリ17aをリードすると同時にアドレスカウンタ31（３
Ｎ＋２）に＋１をする。

リードデータはデータレジスタ（図示せず）に一時記録
する。更にワードカウンタ12の内容Ｗを−１する。次に
アドレスカウンタ32の内容（５Ｎ＋５）をＭＡＲ９へロ
ードし、メモリレジスタの内容をメモリ17aへライトす
ると同時にアドレスカウンタ32（５Ｎ＋５）を＋１す
る。更にワードカウンタ12の出力が０かどうか判断す
る。０でないならば、もう一度アドレスカウンタ31の内
容（３Ｎ＋３）をＭＡＲ９へロードし、操作を繰り返
す。ここでワードカウンタ12の内容が０であれば、換言
すれば１ラインの転送が終了していれば、ワードカウン
タ14の内容Ｈを−１する。ここでワードカウンタ14の内
容が０かどうか、全てのラインの転送が終了したかどう
か判定する。０でないならば、ＡＬＵ37でアドレスカウ
ンタ31の内容（最初のラインの転送が終了した時点で３
Ｎ＋５になっている）にデータ間隔レジスタ33の内容
（Ｉ_１）を加えて、マルチプレクサ35を介してアドレス
カウンタ31へセットする。同時にＡＬＵ38でアドレスカ
ウンタ32の内容（この時点で５Ｎ＋８）にデータ間隔レ
ジスタ34の内容（Ｉ_２）を加えて、マルチプレクサ36を
介してアドレスカウンタ32へセットする。

この計算によって、アドレスカウンタ31とアドレスカウ
ンタ32には、それぞれ転送元、転送先の矩形領域の次の
ラインの先頭アドレスがセットされる。次のラインの先
頭アドレスがセットされるともう一度アドレスカウンタ
31（この次点で４Ｎ＋２となっている）の内容をＭＡＲ
９へロードし、同様の操作を繰り返す。この操作の繰り
返しによってワードカウンタ14が０になると、いいかえ
ると全てのラインの処理が終了すると、転送操作を終了
する。

このＤＭＡコントローラでは、データ間隔レジスタを設
けているので、横方向アクセスだけでなく縦方向アクセ
ス又は両方を組み合せたアクセスが可能になり、また、
ＣＰＵによってメモリアクセスを行う方式に比較すると
メモリアクセスの高速化が図れる。

〔発明が解決しようとする問題点〕

しかし、従来の画像編集装置用ＤＭＡコントローラによ
れば、転送元、転送先のアドレス計算を別回路で行って
いるため、ハード構成が複雑であり、切り出し領域の大
きさが変る度にデータ間隔が変化するため、その値を設
定しなければならないと言う不都合がある。また、水平
方向のアドレス計算をカウンタで行っているため、例え
ば、このカウンタにカウントアップカウンタを使用する
とアドレスが減少する方向でアクセスが行えず、更に、
カウントダウンカウンタを使用するとアドレスが増加す
る方向でのアクセスが行えないと言う不都合がある。更
に、１ラインごとにデータ転送をするため、拡大縮小等
の画像編集時間を短縮するのに限界があると言う欠点が
あった。

〔問題を解決するための手段〕

本発明は上記に鑑みてなされたものであり、転送元，転
送先画像メモリの一方向のワード数を記憶した第１の記
憶手段と、画像データの転送元，及び転送先の転送ライ
ンの次の転送ラインの先頭アドレスを保持する第１のレ
ジスタと、転送する画像データの転送元，及び転送先の
転送アドレスを保持する第２のレジスタと、転送ライン
の先頭アドレスに一方向のワード数を加算，或いは減算
することにより次の転送ラインの先頭アドレスを求めて
第１のレジスタに保持させる第１の演算手段と、転送中
の画像データの転送元，及び転送先の転送アドレスに１
を加算，或いは減算することにより次に転送する転送ア
ドレスを求めて第２のレジスタに保持させる第２の演算
を行う演算手段と、第２のレジスタに保持される転送ア
ドレスに基づいて転送元の画像メモリ，及び転送先の画
像メモリをアクセスする制御手段を備えた画像編集装置
用ＤＭＡコントローラを提供するものである。

さらに、拡大縮小回路を並列に設けて並列処理すること
によって拡大縮小時間を短縮するために、複数ラインを
同時に高速ＤＭＡ転送できるＤＭＡコントローラを提供
するものである。

以下、本発明の画像編集装置用ＤＭＡコントローラを説
明する。

〔実施例〕

第１図は本発明の第１の実施例を示すものである。本実
施例はホストＣＰＵ（図示せず）からのコマンドによっ
てＤＭＡコントローラの動作を決定し各部を制御する制
御回路１と、画像メモリ上の横幅（第２図(イ)ではＮに
相当する）を設定するMAPレジスタ（Memory Address Pi
tchレジスタ）２と、転送元および転送先のアドレス計
算をするＡＬＵ10と、前記ＡＬＵ10へゼロを入力するた
めのゼロドライバー３と、後述するアドレスをセットす
るためのアドレスレジスタ５〜８と、前記アドレスレジ
スタ５〜８へＣＰＵからのアドレス情報をセットするゲ
ート４と、前記アドレスレジスタ５〜８のいずれかの情
報をアドレスバス16へ出力する際にロードするメモリア
ドレスレジスタ（ＭＡＲ）９と、切り出し領域の横およ
び縦の転送ワード数をセットするワードレジスタ11及び
13と、前記ワードレジスタ11及びワードレジスタ13にセ
ットされた値をロードして減算カウントし、カウント値
が０になったか、ならないかを制御回路へ出力するワー
ドカウンタ12及び14と、ホストＣＰＵからコマンド、ア
ドレス、カウント値等をＤＭＡコントローラへ設定する
際に使用する制御データバス15（通常のデータバスと共
通にしてもよい）と、画像メモリ17を有する。前述した
ＡＬＵ10の動作はインストラクションによって、クリア
ー、Ｂ＋Ａ、Ｂ−Ａ等の演算を行う。即ち、Ａ入力、キ
ャリー入力の制御によって最低次の演算が可能となって
いる。クリアー、−１、−ＭＡＰ、＋０、＋
ＭＡＰ、＋１、これらは全て同一サイクルで行うこと
が可能であり、これによって画像編集の際に必要な全て
のアクセス方法が可能である。ＡＬＵ10のＢポートへの
アドレス入力はゲート４、アドレスレジスタ５〜８のい
ずれからも可能である。ＡＬＵ10の出力は、アドレスレ
ジスタ５〜８のどれかにロードされる。

以上の構成において、第３図のフローチャートにより、
画像を切り出して別のメモリ領域に転送する場合を例に
動作を説明する。第２図(イ)の矩形領域の切り出しを例
とする。まず、転送元のスタートアドレスをアドレスレ
ジスタ５に、転送先のスタートアドレスをアドレスカウ
ンタ７にロードする。この場合データの流れは、データ
バス15からゲート４を通り、ＡＬＵ10で＋０の演算を受
け、アドレスレジスタ５、７に入力される。第２図の例
ではアドレスレジスタ５には２Ｎ＋２が入り、アドレス
レジスタ７には10N＋５（転送先スタートアドレス）が
入る。次に画像の切り出し幅（第２図(イ)では４）をワ
ードレジスタ11に、画像の縦方向のライン数（第２図
(イ)では５）をワードレジスタ13に設定する。次にＣＰ
ＵはＤＭＡコントローラの制御回路１に転送モードを指
定するコマンドコードを送る。コマンドコードを受けた
制御回路１はＤＭＡ転送を開始する。

まず、最初に、ワードレジスタ13の内容(5)をワードカ
ウンタ14へロードし、ワードレジスタ11の内容(4)をワ
ードカウンタ12へロードする。先頭アドレス２Ｎ＋２を
アドレスレジスタ５からアドレスレジスタ６へ転送し、
ＡＬＵ10でアドレスレジスタ５とＭＡＰを計算し（ここ
では２Ｎ＋２とＮ）、次のラインの先頭アドレス３Ｎ＋
２としてアドレスレジスタ５へセットする。転送先の先
頭アドレス10Ｎ＋５をアドレスレジスタ７からアドレス
レジスタ８へ転送し、ＡＬＵ10でアドレスレジスタ７と
ＭＡＰ（ここでは10Ｎ＋５とＮ）を計算し、転送先の次
のラインの先頭アドレス11Ｎ＋５をアドレスレジスタ７
へセットする。次にアドレスレジスタ６の内容をＭＡＲ
９へロードし、メモリをリードし、データレジスタ（図
示せず）に一時記録する。同時にＡＬＵ10でアドレスレ
ジスタ６の内容に＋１を行い、アドレスレジスタ６へセ
ットする。この時点でアドレスレジスタ６の内容は２Ｎ
＋３となり、次のアドレスがセットされたことになる。
更にワードカウンタ12の内容を−１とする。次にアドレ
スレジスタ８の内容をＭＡＲ９へロードし、メモリにデ
ータレジスタの内容をライトすると同時にＡＬＵ10でア
ドレスレジスタ８の内容に＋１を行いアドレスレジスタ
８へセットする。この時点でアドレスレジスタ８の内容
は10Ｎ＋６となり、次の転送先のアドレスがセットされ
たことになる。ここでワードカウンタ12の出力が０かど
うか判定する。０であれば矩形領域の横ワード数分の転
送（第２図(イ)では４）を行ったことになるので、１ラ
インの転送終了となる。一方、０でなければ、１ライン
の転送が終了していないので、アドレスレジスタ６の内
容（２Ｎ＋３）をＭＡＲ９へロードし、メモリをリード
し、データレジスタに一時記録し、操作をくり返す。ワ
ードカウンタ12の出力が０になって１ラインの転送が終
了したら、ワードカウンタ14の内容を−１し、出力が０
かどうか判定する。０ならば矩形領域の縦のライン数
（第２図(イ)では５）を転送したことになり、操作を終
了する。一方、０でなければワードレジスタ11の内容を
ワードカウンタ12へロードし、アドレスレジスタ５の内
容３Ｎ＋２をアドレスレジスタ６へコピーし、操作を繰
り返す。

以上のように、本実施例では全てのアドレス計算をＡＬ
Ｕ10で行っている。また本実施例では、アドレスを増加
する場合のアクセスを用いているが、アドレスが減少す
る場合もスタートアドレスの設定を変え、ＡＬＵ10にお
いて−１の減算を行うことにより実施することができ
る。更に、ＭＡＰレジスタを２個設けることで、横幅
（Ｎ）の異なる画像メモリ間の転送も当然可能である。

第４図は本発明の第２の実施例を示し、転送する複数ラ
インのアドレスを設定するＲＡＭ18と、ＲＡＭ18の出力
をラッチするラッチ回路19と、ＲＡＭ18のアドレスを発
生するカウンタ20を有する。このカウンタ20は、クリ
ア、カウントアップ等が可能である。その他の構成につ
いては第１図と同様につき説明を省略する。

以上の構成において、ＡＬＵ10の動作はインストラクシ
ョンによって、クリア、Ｂ＋Ａ、Ｂ−Ａ、その他が指定
できる。即ち、Ａ入力、キャリー入力の制御により、
クリア、−１、−ＭＡＰ、＋０、＋ＭＡＰ、
＋１の演算ができる。これらは全て同一サイクルで行う
ことが可能であり、画像編集の際に必要な全てのアドレ
ス演算が可能である。ＡＬＵ10のＢポートへは、アドレ
スレジスタ５、アドレスレジスタ６及びＲＡＭ18のいず
れの内容も入力可能である。ＡＬＵ10の出力はアドレス
レジスタ５、アドレスレジスタ６及びＲＡＭ18のいずれ
にも出力可能である。また、ＲＡＭ18はカウンタ20で示
されたアドレスがアクセスされる。ＲＡＭ18は拡大縮小
処理される並列ライン数以上のワード数を有する。ここ
で拡大縮小回路は16ラインの並列処理ができる構成にな
っているものとすると、ＲＡＭ18は16ワードの容量を有
し、カウンタ20は４bitカウンタ（０〜15までカウント
可能）になっている。

ラッチ回路19は通常トランスペアレントになっており、
ＲＡＭ18にデータを書き込む時のみデータをラッチする
ものとする。これはＲＡＭ18のデータにアドレス演算を
行い再度ＲＡＭ18に書き込む時、元のデータが変わるの
を防ぐ為である。

以上の構成において、矩形領域の画像データを間引いて
拡大縮小回路へＤＭＡ転送する場合を例に取って動作を
説明する。まず、カウンタ20をクリアしておき、原画の
スタートアドレスをＣＰＵからＤＭＡコントローラのア
ドレスレジスタ５へロードする。データの流れは、デー
タバス15からゲート４を通りＡＬＵ10で＋０の演算を受
けアドレスレジスタ５に入力される。次に、ＣＰＵは縮
小率からそのラインを間引くか否か判定し、間引かない
場合はＡ５の内容をＲＡＭ18へコピーする。ここでカウ
ンタ20を＋１とする。次にアドレスレジスタ５の内容に
ＭＡＰ２の内容を加算してアドレスレジスタ５へロード
する（ここでアドレスレジスタ５には次のラインの先頭
アドレスが入っていることになる）。そして、このライ
ン（Ａアドレスレジスタの示すアドレス）を間引くか否
かを判定する。間引く場合は、アドレスレジスタ５の内
容をＲＡＭ18へコピーしないで、アドレスレジスタ５の
内容にＭＡＰ２の内容を加算してアドレスレジスタ５へ
ロードする。この手順をカウンタ20が０になるまでくり
返す。第５図(イ)は縮小処理の対象となる２Ｎ＋２、３
Ｎ＋２…のラインを示し、第６図のフローチャートによ
る処理を受けることにより16ラインに間引かれて第５図
(ロ)のＲＡＭ18にコピーされる。この時点でカウンタ20
は０となる。一方、縮小する画像の横のワード数をワー
ドレジスタ13へ、ＲＡＭ18のワード数をワードレジスタ
11へロードする。各制御パラメータの設定が終了した所
でＣＰＵはＤＭＡコントローラの制御回路へ転送モード
を指定するコマンドコードを送る。コマンドコードを受
けた制御回路１はＤＭＡ転送を開始する。手順は次の様
になる（第７図のフローを参照）。

まず、最初にワードレジスタ13の内容をワードカウンタ
14へロードし、ワードレジスタ11の内容をワードカウン
タ12へロードする。次にカウンタ20をクリアする。ここ
までの準備が出来たら、ＤＭＡ転送が可能かどうか、21
₀、21₁、……21₁₅の16個の並列拡大縮小回路21（第５図
(ロ)）が入力可能状態か否かのチェックをする。可能で
ないなら待つ。最初に、カウンタ20が示すライン０のＲ
ＡＭ18の内容をＭＡＲ９へロードすると同時に、ＡＬＵ
10でそのＲＡＭ18の内容に＋１を行ってＲＡＭ18へセッ
トする。前記ＭＡＲ９の示すアドレスのメモリの内容を
並列拡大縮小回路へロードし、ワードカウンタ12を−１
する。つづいて、カウンタ20を＋１して、ワードカウン
タ12の内容が０か否か判定する。０でないなら、ＲＡＭ
18のワード数分（本実施例では16ワード）の転送が済ん
でいないことになり、再度カウンタ20の示すＲＡＭ18の
内容をＭＡＲ９へロードし、上記の操作をくり返す。０
であれば、ＲＡＭ18にセットされた16個の先頭アドレス
がすべて転送済みであるため、縦１行の転送が終了した
ことになる。ここでワードカウンタ14を−１し、ワード
カウンタ14の出力が０か否か判定する。０でないならワ
ードレジスタ11の内容をワードカウンタ12へロードし、
カウンタ20をクリアして上記の操作を繰り返す。ワード
カウンタ14が０であれば、転送する矩形領域の横ワード
数の回数分、縦列の転送を行ったことになり、これで並
列処理可能なライン数のＤＭＡ転送を終了する。ＣＰＵ
はＤＭＡの終了を検知した時点でまだ全矩形エリアの処
理が終了していなければ再度転送ラインの先頭アドレス
を求めＤＭＡコントローラに駆動を掛ければ良い。

本実施例では、画像編集のうち縮小についてのみ説明し
たが、他の編集、例えば、切り出し移動、回転、拡大
等、また画像処理のフィルタリング、補間等において数
ライン同時のデータが同時に必要な場合等にも使用可能
である。また、転送の方法に応じてアドレスレジスタ、
転送ワードレジスタ、カウンタ等の数を増減させること
により最適化することができる。

第８図は本発明の第３の実施例を示すものであり、共通
する部分は共通の引用数字で示したので重複する説明は
省略するが、第１の実施例と第２の実施例を併合したも
のであり、横方向のアクセス、縦方向のアクセス、及び
両方を組み合せたアクセスが可能である。

〔発明の効果〕

以上説明した通り、本発明の画像編集装置用ＤＭＡコン
トローラによると、転送中のラインの次のラインの先頭
アドレスを保持する第１のレジスタと、転送中のアドレ
スを保持する第２のレジスタを設けたため、全てのアド
レス計算を１つのＡＬＵで短時間で行うことができ、ハ
ード構成を簡単にして転送操作におけるデータ設定を容
易にすることができる。

また、拡大縮小回路を並列に設けて並列処理するように
すると、複数ラインを同時に高速ＤＭＡ転送でき、拡大
縮小時間を短縮することができる。

【図面の簡単な説明】

第１図より第３図は本発明の第１の実施例を示し、第１
図はブロック図、第２図(イ)、(ロ)はメモリの説明図、第
３図は制御用フローチャート図、第４図より第７図は本
発明の第２の実施例を示し、第４図はブロック図、第５
図(イ)、(ロ)はメモリの説明図、第６図および第７図は制
御用フローチャート図、第８図は本発明の第３の実施例
を示す説明図。第９図および第10図(イ)、(ロ)は従来の画
像編集装置用ＤＭＡコントローラを示し、第９図はブロ
ック図、第10図(イ)、(ロ)はメモリの説明図。符号の説明１……制御回路、２……ＭＡＰレジスタ３……ゼロドライバー、４……ゲート５……アドレスレジスタ（Ａ５）６……アドレスレジスタ（Ａ６）７……アドレスレジスタ（Ａ７）８……アドレスレジスタ（Ａ８）９……メモリアドレスレジスタ（ＭＡＲ） 10……ＡＬＵ 11……ワードレジスタ（WDREG11） 12……ワードカウンタ（WDCNT12） 13……ワードレジスタ（WDREG13） 14……ワードカウンタ（WDCNT14） 15……制御データバス 16……アドレスバス 17……画像メモリ（ＩＭＭ） 18……ＲＡＭ、19……ラッチ（ＬＡＴＣＨ） 20……カウンタ 31……アドレスカウンタ（A31） 32……アドレスカウンタ（A32） 33……データ間隔レジスタ（I33） 34……データ間隔レジスタ（I34） 35……マルチプレクサ、36……マルチプレクサ 37……ＡＬＵ、38……ＡＬＵ

Claims

【特許請求の範囲】

【請求項１】転送元の画像メモリの指定された領域の画
像データに編集，加工等を施して転送先の画像メモリの
指定された領域へ転送するＤＭＡコントローラにおい
て、前記転送元，転送先画像メモリの一方向のワード数を記
憶した第１の記憶手段（２）と、画像データの転送元，及び転送先の転送ラインの次の転
送ラインの先頭アドレスを保持する第１のレジスタ
（５），（７）と、転送する画像データの転送元、及び転送先の転送アドレ
スを保持する第２のレジスタ（６），（８）と、前記転送ラインの先頭アドレスに前記一方向のワード数
を加算，或いは減算することにより前記次の転送ライン
の先頭アドレスを求めて前記第１のレジスタ（５），
（７）に保持させる第１の演算と、転送中の画像データ
の転送元，及び転送先の転送アドレスに１を加算，或い
は減算することにより次に転送する転送アドレスを求め
て前記第２のレジスタ（６），（８）に保持させる第２
の演算を行う演算手段（１０）と、前記第２のレジスタ（６），（８）に保持される前記転
送アドレスに基づいて前記転送元の画像メモリ及び前記転送先の画像メモリを
アクセスする制御手段（１）を備えたことを特徴とする
画像編集装置用ＤＭＡコントローラ。
【請求項２】複数のデータの並列処理可能な画像編集処
理装置におけるＤＭＡコントローラにおいて、転送元の画像メモリの一方向のワード数を記憶した第１
の記憶手段（２）と、画像データの転送元の転送ラインの次の転送ラインの先
頭アドレスを保持する第１のレジスタ（５）と、前記第１のレジスタ（５）に順次保持される複数の先頭
アドレスを処理して得られる画像編集処理用の複数のア
ドレスを順次記憶する第２の記憶手段（１８）と、前記第１のレジスタ（５）に保持される転送ラインの先
頭アドレスに前記第１の記憶手段（２）に記憶した一方
向のワード数を加算，或いは減算することにより前記次
の転送ラインの先頭アドレスを求めて前記第１のレジス
タ（５）に保持させる第１の演算と、前記第２の記憶手
段（１８）に記憶された前記複数の先頭アドレスに前記
画像編集処理の進行に応じて順次１を加算，或いは減算
した演算結果を前記画像編集処理用の複数のアドレスと
して前記第２の記憶手段（１８）に記憶させる第２の演
算を行う演算手段（１０）と、前記第２の記憶手段（１８）に記憶されている前記画像
編集処理用のアドレスに基づいて転送元のメモリをアク
セスして画像編集処理手段に該メモリの画像に編集処理
を実行させる制御手段（１）を備えたことを特徴とする
画像編集装置用ＤＭＡコントローラ。