JPS6353681A - 画像編集装置用ｄｍａコントロ−ラ - Google Patents
画像編集装置用ｄｍａコントロ−ラInfo
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- JPS6353681A JPS6353681A JP19693486A JP19693486A JPS6353681A JP S6353681 A JPS6353681 A JP S6353681A JP 19693486 A JP19693486 A JP 19693486A JP 19693486 A JP19693486 A JP 19693486A JP S6353681 A JPS6353681 A JP S6353681A
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Landscapes
- Image Input (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル的に画像を合成、切り出し、回転、拡
大／縮小等を行う画像編集装置において、簡単な構成で
メモリデータの転送の高速化を図る画像編集装置用ＤＭ
Ａコントローラに関する。
大／縮小等を行う画像編集装置において、簡単な構成で
メモリデータの転送の高速化を図る画像編集装置用ＤＭ
Ａコントローラに関する。
従来の画像編集装置用ＤＭＡコントローラとして、例え
ば、情報処理学会第２３回（昭和５６年後期）全国大会
の「文書管理システムにおける文書イメージ処理方式」
に発表されたものがある。第９図はこのＤＭＡコントロ
ーラを示し、ホス１−ＣＰＵ （図示せず）からのコマ
ンドによってＤＭＡコントローラの動作を決定して各部
を制御する制御回路１と、転送元および転送先の各アド
レスをセットするアドレスカウンタ３１．３２と、転送
元および転送先の各データ間隔（データの切り出し領域
の１つのラインの最終ワードのアドレスから次ラインの
先頭ワードのアドレスまでのアドレス間隔）をセントす
るデータ間隔レジスタ３３．３４と、転送元のアドレス
計算を実施する演算装置（ＡＬＵ）３７と、転送先のア
ドレス計算を実施するＡＬＵ３８と、アドレスカウンタ
３１．３２ヘアドレスをセントするマルチプレクサ３５
．３６と、転送ワード数をセントするワードレジスタ１
１．１３と、前記ワードレジスタ１１．１３に七ソＩ・
されたワード数をロードして減算カウントするワードカ
ウンタ１２．１４と、アドレスカウンタ３１又は、アド
レスカウンタ３２の内容をロードするメモリアドレスレ
ジスタ９ （ＭＡＲ）と、ボスＩ−ＣＰ Ｕがらコマン
ド、アドレス、カウント値等をＤＭＡコントローラへ設
定する際に使用する制御データバス１５と、ＭＡＲ９の
アドレスを画像メモリへ出力するアドレスバス１６と、
画像メモ１月７ヲ有している。
ば、情報処理学会第２３回（昭和５６年後期）全国大会
の「文書管理システムにおける文書イメージ処理方式」
に発表されたものがある。第９図はこのＤＭＡコントロ
ーラを示し、ホス１−ＣＰＵ （図示せず）からのコマ
ンドによってＤＭＡコントローラの動作を決定して各部
を制御する制御回路１と、転送元および転送先の各アド
レスをセットするアドレスカウンタ３１．３２と、転送
元および転送先の各データ間隔（データの切り出し領域
の１つのラインの最終ワードのアドレスから次ラインの
先頭ワードのアドレスまでのアドレス間隔）をセントす
るデータ間隔レジスタ３３．３４と、転送元のアドレス
計算を実施する演算装置（ＡＬＵ）３７と、転送先のア
ドレス計算を実施するＡＬＵ３８と、アドレスカウンタ
３１．３２ヘアドレスをセントするマルチプレクサ３５
．３６と、転送ワード数をセントするワードレジスタ１
１．１３と、前記ワードレジスタ１１．１３に七ソＩ・
されたワード数をロードして減算カウントするワードカ
ウンタ１２．１４と、アドレスカウンタ３１又は、アド
レスカウンタ３２の内容をロードするメモリアドレスレ
ジスタ９ （ＭＡＲ）と、ボスＩ−ＣＰ Ｕがらコマン
ド、アドレス、カウント値等をＤＭＡコントローラへ設
定する際に使用する制御データバス１５と、ＭＡＲ９の
アドレスを画像メモリへ出力するアドレスバス１６と、
画像メモ１月７ヲ有している。
以上の構成において、第１０図（イ）の転送元のメモリ
１７ ａ （Ｎ＋ Ｘ Ｌ）の矩形領域（匈×旧を切り
出して第１０図り口）の転送先のメモリ１．７ｂ（Ｎ２
Ｘ Ｎ２）へ転送する場合を例にして作用を説明する
。
１７ ａ （Ｎ＋ Ｘ Ｌ）の矩形領域（匈×旧を切り
出して第１０図り口）の転送先のメモリ１．７ｂ（Ｎ２
Ｘ Ｎ２）へ転送する場合を例にして作用を説明する
。
まず初期値として次の６つのパラメータを指定する。
ａ）転送元スタートアドレス（Ｓ Ｉ： ３Ｎ ４−２
）ｂ）転送元データ間隔 （Ｉ＋”Ｎ＋−讐）Ｃ）
転送先スタートアドレス（Ｓｚ：５Ｎ＋５）ｄ）転送元
データ間隔 （Ｉ２・Ｎ２〜讐）ｅ）矩形領域の横
ワード数 （―） ｆ）矩形領域の縦ワード数 （Ｈ） パラメータは次の手順で設定される。転送元スタートア
ドレスＳ ＋ （３Ｎ ＋２）はマルチプレクサ され、転送先スタートアドレスＳ ２（５Ｎ ＋ ５）
はマルチプレクサ３６を介してアドレスカウンタ３２ヘ
セソトされる。転送元データ間隔１１がデータ間隔レジ
スタ３３へ、転送先データ間隔Ｉ２がデータ間隔レジス
タ３４へそれぞれセットされる。さらに画像の切り出し
幅Ｗがワードレジスタ１１へ、画像の縦方向のライン数
Ｈがワードレジスタ１３ヘセントされる。
）ｂ）転送元データ間隔 （Ｉ＋”Ｎ＋−讐）Ｃ）
転送先スタートアドレス（Ｓｚ：５Ｎ＋５）ｄ）転送元
データ間隔 （Ｉ２・Ｎ２〜讐）ｅ）矩形領域の横
ワード数 （―） ｆ）矩形領域の縦ワード数 （Ｈ） パラメータは次の手順で設定される。転送元スタートア
ドレスＳ ＋ （３Ｎ ＋２）はマルチプレクサ され、転送先スタートアドレスＳ ２（５Ｎ ＋ ５）
はマルチプレクサ３６を介してアドレスカウンタ３２ヘ
セソトされる。転送元データ間隔１１がデータ間隔レジ
スタ３３へ、転送先データ間隔Ｉ２がデータ間隔レジス
タ３４へそれぞれセットされる。さらに画像の切り出し
幅Ｗがワードレジスタ１１へ、画像の縦方向のライン数
Ｈがワードレジスタ１３ヘセントされる。
次に、ＣＰＵが制御回路１に転送モードを指定するコマ
ンドコードを送る。コマンドコードを受けた制御回路１
はＤＭＡ転送を開始する。手順は次のようになる。まず
ワードレジスタ１１の内容Ｗ（切り出し幅）をワードカ
ウンタ１２ヘロードし、ワードレジスタ１３の内容トｒ
（縦のライン数）をワードカウンタ１４ヘロードする。
ンドコードを送る。コマンドコードを受けた制御回路１
はＤＭＡ転送を開始する。手順は次のようになる。まず
ワードレジスタ１１の内容Ｗ（切り出し幅）をワードカ
ウンタ１２ヘロードし、ワードレジスタ１３の内容トｒ
（縦のライン数）をワードカウンタ１４ヘロードする。
アドレスカウンタ３１の内容（３Ｎ＋２）をＭＡＲ９へ
０−ドし、メモリ１７ａをリードすると同時にアドレス
カウンタ３１（３Ｎ＋２）に＋１をする。
０−ドし、メモリ１７ａをリードすると同時にアドレス
カウンタ３１（３Ｎ＋２）に＋１をする。
リードデータはデータレジスタ（図示せず）に−時記録
する。更にワードカウンタ１２の内容Ｗを−１する。次
にアドレスカウンタ３２の内容（５Ｎ＋５）をＭＡＲ９
ヘロードし、メモリレジスタの内容をメモリ１７ａヘラ
イトすると同時にアドレスカウンタ３２（５Ｎ＋５）を
＋１する。更にワードカウンタ１２の出力がＯかどうか
半ＩＩＩＩＪＴする。０でないならば、もう−度アドレ
スカウンタ３１の内容（３Ｎ＋３）をＭＡＲ９ヘロード
し、操作を繰り返す。ここでワードカウンタ１２の内容
が０であれば、換言すればｌラインの転送が終了してい
れば、ワードカウンタ１４の内容Ｉ］を−１する。ここ
でワードカウンタ１４の内容が０がどうが、全てのライ
ンの転送が終了したかどうか判定する。Ｏでないならば
、Ａ Ｌ Ｕ３７でアドレスカウンタ３１の内容く最初
のラインの転送が終了した時点で３Ｎ＋５になっている
）にデータ間隔レジスタ３３の内容（ｉｔ）を加えて、
マルチプレクサ３５を介してアドレスカウンタ３Ｊヘセ
ソトする。同時にＡＬ０３８でアドレスカウンタ３２の
内容（この時点で５Ｎ＋８）にデータ間隔レジスタ３４
の内容（丁２）を加えて、マルチプレクサ３６を介して
アドレスカウンタ３２ヘセツトする。
する。更にワードカウンタ１２の内容Ｗを−１する。次
にアドレスカウンタ３２の内容（５Ｎ＋５）をＭＡＲ９
ヘロードし、メモリレジスタの内容をメモリ１７ａヘラ
イトすると同時にアドレスカウンタ３２（５Ｎ＋５）を
＋１する。更にワードカウンタ１２の出力がＯかどうか
半ＩＩＩＩＪＴする。０でないならば、もう−度アドレ
スカウンタ３１の内容（３Ｎ＋３）をＭＡＲ９ヘロード
し、操作を繰り返す。ここでワードカウンタ１２の内容
が０であれば、換言すればｌラインの転送が終了してい
れば、ワードカウンタ１４の内容Ｉ］を−１する。ここ
でワードカウンタ１４の内容が０がどうが、全てのライ
ンの転送が終了したかどうか判定する。Ｏでないならば
、Ａ Ｌ Ｕ３７でアドレスカウンタ３１の内容く最初
のラインの転送が終了した時点で３Ｎ＋５になっている
）にデータ間隔レジスタ３３の内容（ｉｔ）を加えて、
マルチプレクサ３５を介してアドレスカウンタ３Ｊヘセ
ソトする。同時にＡＬ０３８でアドレスカウンタ３２の
内容（この時点で５Ｎ＋８）にデータ間隔レジスタ３４
の内容（丁２）を加えて、マルチプレクサ３６を介して
アドレスカウンタ３２ヘセツトする。
この計算によって、アドレスカウンタ３１とアドレスカ
ウンタ３２には、それぞれ転送元、転送先の矩形領域の
次のラインの先頭アドレスがセットされる。次のライン
の先頭アドレスがセントされるともう一度アドレスカウ
ンタ３１（この次点で４Ｎ＋２となっている）の内容を
ＭＡＲ９ヘロードし、同様の操作を繰り返す。この操作
の繰り返しによってワードカウンタ１４がＯになると、
いいかえると全てのラインの処理が終了すると、転送操
作を終了する。
ウンタ３２には、それぞれ転送元、転送先の矩形領域の
次のラインの先頭アドレスがセットされる。次のライン
の先頭アドレスがセントされるともう一度アドレスカウ
ンタ３１（この次点で４Ｎ＋２となっている）の内容を
ＭＡＲ９ヘロードし、同様の操作を繰り返す。この操作
の繰り返しによってワードカウンタ１４がＯになると、
いいかえると全てのラインの処理が終了すると、転送操
作を終了する。
このＤＭＡコントローラでは、データ間隔レジスタを設
けているので、横方向アクセスだけでなく縦方向アクセ
ス又は両方を組み合せたアクセスが可能になり、また、
ＣＰＵによってメモリアクセスを行う方式に比較すると
メモリアクセスの高速化が図れる。
けているので、横方向アクセスだけでなく縦方向アクセ
ス又は両方を組み合せたアクセスが可能になり、また、
ＣＰＵによってメモリアクセスを行う方式に比較すると
メモリアクセスの高速化が図れる。
Ｃ発明が解決しようとする問題点〕
しかし、従来の画像編集装置用ＤＭＡコンＩ・ローラに
よれば、転送元、転送先のアドレス計算を別回路で行っ
ているため、ハード構成が複雑であり、切り出し領域の
大きさが変る度にデータ間隔が変化するため、その値を
設定しなげればならないと言う不都合がある。
よれば、転送元、転送先のアドレス計算を別回路で行っ
ているため、ハード構成が複雑であり、切り出し領域の
大きさが変る度にデータ間隔が変化するため、その値を
設定しなげればならないと言う不都合がある。
また、水平方向′のアドレス計算をカウンタで行ってい
るため、例えば、このカウンタにカウントアツプカウン
タを使用するとアドレスが減少する方向でのアクセスが
行えず、更に、カウントダウンカウンタを使用するとア
ドレスが増加する方向でのアクセスが行えないと言う不
都合がある。更に、１ラインごとにデータ転送をするた
め、拡大縮小等の画像編集時間を短縮するのに限界があ
ると言う欠点があった。
るため、例えば、このカウンタにカウントアツプカウン
タを使用するとアドレスが減少する方向でのアクセスが
行えず、更に、カウントダウンカウンタを使用するとア
ドレスが増加する方向でのアクセスが行えないと言う不
都合がある。更に、１ラインごとにデータ転送をするた
め、拡大縮小等の画像編集時間を短縮するのに限界があ
ると言う欠点があった。
本発明は上記に鑑みてなされたものであり、全てのアド
レス計算を１つのＡ Ｌ Ｕで行い、ハード構成を簡単
にし、切り出す画像の太きさに関係なくパラメータの設
定を容易にし、かつアドレスの増加する場合と、減少す
る場合の設定変更をなくすため、データ間隔レジスタに
代えてＭＡ Ｐ （Ｍｅｍｏｒｙ Ａｄｄｒｅｓｓ Ｐ
ｉｔｃｈ）レジスタを設けたＤＭＡコントローラを提供
するものである。
レス計算を１つのＡ Ｌ Ｕで行い、ハード構成を簡単
にし、切り出す画像の太きさに関係なくパラメータの設
定を容易にし、かつアドレスの増加する場合と、減少す
る場合の設定変更をなくすため、データ間隔レジスタに
代えてＭＡ Ｐ （Ｍｅｍｏｒｙ Ａｄｄｒｅｓｓ Ｐ
ｉｔｃｈ）レジスタを設けたＤＭＡコントローラを提供
するものである。
さらに、拡大縮小回路を並列に設けて並列処理すること
によって拡大縮小時間を短縮するために、複数ラインを
同時に高速ＤＭＡ転送できるＤＭＡコントローラを提供
するものである。
によって拡大縮小時間を短縮するために、複数ラインを
同時に高速ＤＭＡ転送できるＤＭＡコントローラを提供
するものである。
以下、本発明の画像編集装置用ＤＭＡコントローラを説
明する。
明する。
第１図は本発明の第１の実施例を示すものである。本実
施例はボス）ＣＰ、Ｕ（図示せず）からのコマンドによ
ってＤＭＡコントローラの動作を決定し各部を制御する
制御回路１と、画像メモリ上の横幅（第２図（イ）では
Ｎに相当する）を設定するＭＡＲレジスタ（Ｍｅｍｏｒ
ｙ Ａｄｄｒｅｓｓ Ｐｉｔｃｈレジスタ）２と、転送
元および転送先のアドレス計算をするＡＬＵＩＯと、前
記ＡＬＵＩＯへゼロを入力するための七ロドライバー３
と、後述するアドレスをセットするためのアドレスレジ
スタ５〜８と、前記アドレスレジスタ５〜８へＣＰＵか
らのアドレス情報をセットするゲート４と、前記アドレ
スレジスタ５〜８のいずれかの情報をアドレスバス１６
へ出力する際にロードするメモリアドレスレジスタ（Ｍ
ＡＲ）９と、切り出し領域の横および縦の転送ワード数
をセントするワードレジスタ１１及び１３と、前記ワー
ドレジスタ】１及びワードレジスタ１３にセソＩ・され
た値をロードして減算カウントし、カウント値が０にな
ったか、ならないかを制御回路へ出力するワードカウン
タ１２及び１４と、ホストＣＰＵからコマンド、アドレ
ス、カウント値等をＤＭＡコントローラへ設定する際に
使用する制御データバス１５（通常のデータバスと共通
にしてもよい）と、画像メモリ１７を有する。
施例はボス）ＣＰ、Ｕ（図示せず）からのコマンドによ
ってＤＭＡコントローラの動作を決定し各部を制御する
制御回路１と、画像メモリ上の横幅（第２図（イ）では
Ｎに相当する）を設定するＭＡＲレジスタ（Ｍｅｍｏｒ
ｙ Ａｄｄｒｅｓｓ Ｐｉｔｃｈレジスタ）２と、転送
元および転送先のアドレス計算をするＡＬＵＩＯと、前
記ＡＬＵＩＯへゼロを入力するための七ロドライバー３
と、後述するアドレスをセットするためのアドレスレジ
スタ５〜８と、前記アドレスレジスタ５〜８へＣＰＵか
らのアドレス情報をセットするゲート４と、前記アドレ
スレジスタ５〜８のいずれかの情報をアドレスバス１６
へ出力する際にロードするメモリアドレスレジスタ（Ｍ
ＡＲ）９と、切り出し領域の横および縦の転送ワード数
をセントするワードレジスタ１１及び１３と、前記ワー
ドレジスタ】１及びワードレジスタ１３にセソＩ・され
た値をロードして減算カウントし、カウント値が０にな
ったか、ならないかを制御回路へ出力するワードカウン
タ１２及び１４と、ホストＣＰＵからコマンド、アドレ
ス、カウント値等をＤＭＡコントローラへ設定する際に
使用する制御データバス１５（通常のデータバスと共通
にしてもよい）と、画像メモリ１７を有する。
前述したＡ、ＬＵｌｏの動作はインストラクションによ
って、クリアー、Ｂ＋Ａ、Ｂ−Ａ等の演算を行う。即ち
、Ａ入力、キャリー人力の制御によって最低次の演算が
可能となっている。■クリアー、■−１、■−ＭＡＰ、
■＋０、■＋ＭＡＰ、■＋１、これらは全て同一サイク
ルで行うことが可能であり、これによって画像編集の際
に必要な全てのアクセス方法が可能である。ＡＬＵＩＯ
のＢポートへのアドレス入力はゲート４、アドレスレジ
スタ５〜８のいずれからも可能である。ＡＬＵＩＯの出
力は、アドレスレジスタ５〜８のどれかにロートされる
。
って、クリアー、Ｂ＋Ａ、Ｂ−Ａ等の演算を行う。即ち
、Ａ入力、キャリー人力の制御によって最低次の演算が
可能となっている。■クリアー、■−１、■−ＭＡＰ、
■＋０、■＋ＭＡＰ、■＋１、これらは全て同一サイク
ルで行うことが可能であり、これによって画像編集の際
に必要な全てのアクセス方法が可能である。ＡＬＵＩＯ
のＢポートへのアドレス入力はゲート４、アドレスレジ
スタ５〜８のいずれからも可能である。ＡＬＵＩＯの出
力は、アドレスレジスタ５〜８のどれかにロートされる
。
以上の構成において、第３図のフローチャー ＋−によ
り、画像を切り出して別のメモリ領域に転送する場合を
例に動作を説明する。第２図（イ）の矩形領域の切り出
しを例とする。
り、画像を切り出して別のメモリ領域に転送する場合を
例に動作を説明する。第２図（イ）の矩形領域の切り出
しを例とする。
まず、転送元のスタートアドレスをアドレスレジスタ５
に、転送先のスタートアドレスをアドレスレジスタ７に
ロードする。この場合データの流れは、データバス１５
からゲート４を通り、ＡＬＵＩＯで十〇の演算を受け、
アドレスレジスタ５．７に入力される。第２図の例では
アドレスレジスタ５には２Ｎ＋２が入り、アドレスレジ
スタ７には１ＯＮ＋５（転送先スタートアドレス）が入
る。次に画像の切り出し幅（第２図（イ）では４）をワ
ードレジスタ１１に、画像の縦方向のライン数（第２図
くイ）では５）をワードレジスタ１３に設定する。
に、転送先のスタートアドレスをアドレスレジスタ７に
ロードする。この場合データの流れは、データバス１５
からゲート４を通り、ＡＬＵＩＯで十〇の演算を受け、
アドレスレジスタ５．７に入力される。第２図の例では
アドレスレジスタ５には２Ｎ＋２が入り、アドレスレジ
スタ７には１ＯＮ＋５（転送先スタートアドレス）が入
る。次に画像の切り出し幅（第２図（イ）では４）をワ
ードレジスタ１１に、画像の縦方向のライン数（第２図
くイ）では５）をワードレジスタ１３に設定する。
次にＣＰＵはＤＭＡコントローラの制御回路１に転送モ
ードを指定するコマンドコードを送る。コマンドコード
を受けた制御回路１ばＤＭＡ転送を開始する。
ードを指定するコマンドコードを送る。コマンドコード
を受けた制御回路１ばＤＭＡ転送を開始する。
まず、最初に、ワードレジスタＩ３の内容（５）をワー
ドカウンタ１４ヘロードし、ワードレジスタ１１の内容
（４）をワードカウンタ１２ヘロードする。先頭アドレ
ス２Ｎ＋２をアドレスレジスタ５からアドレスレジスタ
６へ転送し、ＡＬＵＩＯでアドレスレジスタ５とＭＡＰ
を計算しくここでは２Ｎ＋２とＮ）、次のラインの先頭
アドレス３Ｎ＋２としてアドレスレジスタ５へ七ソＩ・
する。転送先の先頭アドレス１ＯＮ＋５をアドレスレジ
スタ７からアドレスレジスタ８へ転送し、ＡＬＵＩＯで
アドレスレジスタ７とＭＡＰ（ここでは１ＯＮ＋５とＮ
）を計算し、転送先の次のラインの先頭アドレス１］、
Ｎ＋５をアドレスレジスタ７ヘセソトする。
ドカウンタ１４ヘロードし、ワードレジスタ１１の内容
（４）をワードカウンタ１２ヘロードする。先頭アドレ
ス２Ｎ＋２をアドレスレジスタ５からアドレスレジスタ
６へ転送し、ＡＬＵＩＯでアドレスレジスタ５とＭＡＰ
を計算しくここでは２Ｎ＋２とＮ）、次のラインの先頭
アドレス３Ｎ＋２としてアドレスレジスタ５へ七ソＩ・
する。転送先の先頭アドレス１ＯＮ＋５をアドレスレジ
スタ７からアドレスレジスタ８へ転送し、ＡＬＵＩＯで
アドレスレジスタ７とＭＡＰ（ここでは１ＯＮ＋５とＮ
）を計算し、転送先の次のラインの先頭アドレス１］、
Ｎ＋５をアドレスレジスタ７ヘセソトする。
次にアドレスレジスタ６の内容をＭＡＲ９ヘロードし、
メモリをリードし、データレジスタ（図示せず）に−時
記録する。同時にＡＬＵｌ、０でアドレスレジスタ６の
内容に＋１を行い、アドレスレジスタ６ヘセントする。
メモリをリードし、データレジスタ（図示せず）に−時
記録する。同時にＡＬＵｌ、０でアドレスレジスタ６の
内容に＋１を行い、アドレスレジスタ６ヘセントする。
この時点でアドレスレジスタ６の内容は２Ｎ＋３となり
、次のアドレスがセットされたことになる。更にワード
カウンタ１２の内容を−１とする。次にアドレスレジス
タ８の内容をＭＡＲ９ヘロードし、メモリにデータレジ
スタの内容をライトすると同時にＡＬＵＩＯでアドレス
レジスタ８の内容に＋１を行いアドレスレジスタ８ヘセ
ントする。この時点でアドレスレジスタ８の内容はＩＯ
Ｎ＋６となり、次の転送先のアドレスがセットされたこ
とになる。
、次のアドレスがセットされたことになる。更にワード
カウンタ１２の内容を−１とする。次にアドレスレジス
タ８の内容をＭＡＲ９ヘロードし、メモリにデータレジ
スタの内容をライトすると同時にＡＬＵＩＯでアドレス
レジスタ８の内容に＋１を行いアドレスレジスタ８ヘセ
ントする。この時点でアドレスレジスタ８の内容はＩＯ
Ｎ＋６となり、次の転送先のアドレスがセットされたこ
とになる。
ここでワードカウンタ１２の出力がＯかどうか判定する
。Ｏであれば矩形領域の横ワード数分の転送（第２図（
イ）では４）を行ったことになるので、１ラインの転送
終了となる。−方、０でなければ、１ラインの転送が終
了していないので、アドレスレジスタ６の内容（２Ｎ＋
３）をＭＡＲ９ヘロードし、メモリをリードし、データ
レジスタに一時記録し、操作をくり返す。ワードカウン
タ１２の出力が０になって１ラインの転送が終了したら
、ワードカウンタ１４の内容を−１し、出力が０かどう
か判定する。０ならば矩形領域の縦のライン数（第２図
（イ）では５）を転送したことになり、操作を終了する
。一方、０でなければワードレジスタ１１の内容をワー
ドカウンタ１２ヘロードし、アドレスレジスタ５の内容
３Ｎ＋２をアドレスレジスタ６ヘコピーシ、操作を繰り
返す。
。Ｏであれば矩形領域の横ワード数分の転送（第２図（
イ）では４）を行ったことになるので、１ラインの転送
終了となる。−方、０でなければ、１ラインの転送が終
了していないので、アドレスレジスタ６の内容（２Ｎ＋
３）をＭＡＲ９ヘロードし、メモリをリードし、データ
レジスタに一時記録し、操作をくり返す。ワードカウン
タ１２の出力が０になって１ラインの転送が終了したら
、ワードカウンタ１４の内容を−１し、出力が０かどう
か判定する。０ならば矩形領域の縦のライン数（第２図
（イ）では５）を転送したことになり、操作を終了する
。一方、０でなければワードレジスタ１１の内容をワー
ドカウンタ１２ヘロードし、アドレスレジスタ５の内容
３Ｎ＋２をアドレスレジスタ６ヘコピーシ、操作を繰り
返す。
以上のように、本実施例では全てのアドレス計算をＡＬ
ＵＩＯで行っている。また本実施例では、アドレスを増
加する場合のアクセスを用いているが、アドレスが減少
する場合もスタートアドレスの設定を変え、ＡＬＵＩＯ
において−１の減算を行うことにより実施することがで
きる。更に、ＭＡＰレジスクを２個設けることで、横幅
（Ｎ）の異なる画像メモリ間の転送も当然可能である。
ＵＩＯで行っている。また本実施例では、アドレスを増
加する場合のアクセスを用いているが、アドレスが減少
する場合もスタートアドレスの設定を変え、ＡＬＵＩＯ
において−１の減算を行うことにより実施することがで
きる。更に、ＭＡＰレジスクを２個設けることで、横幅
（Ｎ）の異なる画像メモリ間の転送も当然可能である。
第４図は本発明の第２の実施例を示し、転送する複数ラ
インのアドレスを設定するＲＡＭ１．８と、ＲＡＭｌ８
の出力をランチするランチ回路１９と、ＲＡＭ１．８の
アドレスを発生するカウンタ２０を有する。このカウン
タ２０は、クリア、カウントアツプ等が可能である。そ
の他の構成については第１図と同様につき説明を省略す
る。
インのアドレスを設定するＲＡＭ１．８と、ＲＡＭｌ８
の出力をランチするランチ回路１９と、ＲＡＭ１．８の
アドレスを発生するカウンタ２０を有する。このカウン
タ２０は、クリア、カウントアツプ等が可能である。そ
の他の構成については第１図と同様につき説明を省略す
る。
以上の構成において、ＡＬＵＩＯの動作はインストラク
ションによって、クリア、Ｂ＋Ａ。
ションによって、クリア、Ｂ＋Ａ。
Ｂ−Ａ、その他が指定できる。即ち、Ａ入力、キャリー
人力の制御により、■クリア、■−１、■−ＭＡＰ、■
＋０、■＋ＭＡＰ、■＋１の演算ができる。これらは全
て同一ザイクルで行うことが可能であり、画像編集の際
に必要な全てのアドレス演算が可能である。ＡＬＵＩＯ
のＢボートへは、アドレスレジスタ５、アドレスレジス
タ６及びＲＡＭ１．８のいずれの内容も入力可能である
。ＡＬＵＩＯの出力はアドレスレジスタ５、アドレスレ
ジスタ６及びＲＡＭ１８のいずれにも出力可能である。
人力の制御により、■クリア、■−１、■−ＭＡＰ、■
＋０、■＋ＭＡＰ、■＋１の演算ができる。これらは全
て同一ザイクルで行うことが可能であり、画像編集の際
に必要な全てのアドレス演算が可能である。ＡＬＵＩＯ
のＢボートへは、アドレスレジスタ５、アドレスレジス
タ６及びＲＡＭ１．８のいずれの内容も入力可能である
。ＡＬＵＩＯの出力はアドレスレジスタ５、アドレスレ
ジスタ６及びＲＡＭ１８のいずれにも出力可能である。
また、ＲＡＭ１８はカウンタ２０で示されたアドレスが
アクセスされる。ＲＡＭｌ８は拡大縮小処理される並列
ライン数以上のワード数を有する。
アクセスされる。ＲＡＭｌ８は拡大縮小処理される並列
ライン数以上のワード数を有する。
ここで拡大縮小回路は１６ラインの並列処理ができる構
成になっているものとすると、ＲＡＭｌ８は１６ワード
の容量を有し、カウンタ２０は４ｂｉｔカウンタ（０〜
１５までカウント可能）になっている。
成になっているものとすると、ＲＡＭｌ８は１６ワード
の容量を有し、カウンタ２０は４ｂｉｔカウンタ（０〜
１５までカウント可能）になっている。
ランチ回路１９は通常トランスペアレントになっており
、ＲＡＭ１８にデータを書き込む時のみデータをラッチ
するものとする。これはＲＡ、Ｍｌ、８のデータにアド
レス演算を行い再度ＲＡＭ１８に書き込む時、元のデー
タが変わるのを防ぐ為である。
、ＲＡＭ１８にデータを書き込む時のみデータをラッチ
するものとする。これはＲＡ、Ｍｌ、８のデータにアド
レス演算を行い再度ＲＡＭ１８に書き込む時、元のデー
タが変わるのを防ぐ為である。
以上の構成において、矩形領域の画像データを間引いて
拡大縮小回路へＤＭＡ転送する場合を例に取って動作を
説明する。まず、カウンタ２０をクリアしておき、原画
のスタートアドレスをＣＰＵからＤＭＡコントローラの
アドレスレジスタ５ヘロードする。データの流れは、デ
ータバス１５からゲート４を通りＡＬＵ］、０で十０の
演算を受はアドレスレジスタ５に入力される。次に、Ｃ
ＰＵは縮小率からそのラインを間引くか否を判定し、間
引かない場合はＡ５の内容をＲＡＭ１８ヘコピーする。
拡大縮小回路へＤＭＡ転送する場合を例に取って動作を
説明する。まず、カウンタ２０をクリアしておき、原画
のスタートアドレスをＣＰＵからＤＭＡコントローラの
アドレスレジスタ５ヘロードする。データの流れは、デ
ータバス１５からゲート４を通りＡＬＵ］、０で十０の
演算を受はアドレスレジスタ５に入力される。次に、Ｃ
ＰＵは縮小率からそのラインを間引くか否を判定し、間
引かない場合はＡ５の内容をＲＡＭ１８ヘコピーする。
ここでカウンタ２０を＋１とする。次にアドレスレジス
タ５の内容にＭＡＰ２の内容を加算してアドレスレジス
タ５ヘロードする（ここでアドレスレジスタ５には次の
ラインの先頭アドレスが入っていることになる）。そし
て、このライン（Ａアドレスレジスタの示すアドレス）
を間引くか否から判定する。間引く場合は、アドレスレ
ジスタ５の内容をＲＡ ＭｉＢヘコビーしないで、アド
レスレジスタ５の内容にＭＡＰ２の内容を加算してアド
レスレジスタ５ヘロードする。この手順をカウンタ２０
が０になるまでくり返す。第５図（イ）は縮小処理の対
象となる２Ｎ＋２．３Ｎ＋２−のラインを示し、第６図
のフローチャートによる処理を受けることにより工６ラ
インに間引かれて第５図（ｒＩ）のＲＡＭ１８にコピー
される。この時点でカウンタ２０はＯとなる。一方、縮
小する画像の横のワード数をワードレジスタ１３へ、Ｒ
ＡＭ１８のワード数をワードレジスタ１１へロードする
。各制御パラメータの設定が終了した所でＣＰＵはＤＭ
Ａコントローラの制御回路へ転送モードを指定するコマ
ンドコードを送る。コマンドコードを受けた制御回路１
はＤＭＡ転送を開始する。手順は次の様になる（第７図
のフローを参照）。
タ５の内容にＭＡＰ２の内容を加算してアドレスレジス
タ５ヘロードする（ここでアドレスレジスタ５には次の
ラインの先頭アドレスが入っていることになる）。そし
て、このライン（Ａアドレスレジスタの示すアドレス）
を間引くか否から判定する。間引く場合は、アドレスレ
ジスタ５の内容をＲＡ ＭｉＢヘコビーしないで、アド
レスレジスタ５の内容にＭＡＰ２の内容を加算してアド
レスレジスタ５ヘロードする。この手順をカウンタ２０
が０になるまでくり返す。第５図（イ）は縮小処理の対
象となる２Ｎ＋２．３Ｎ＋２−のラインを示し、第６図
のフローチャートによる処理を受けることにより工６ラ
インに間引かれて第５図（ｒＩ）のＲＡＭ１８にコピー
される。この時点でカウンタ２０はＯとなる。一方、縮
小する画像の横のワード数をワードレジスタ１３へ、Ｒ
ＡＭ１８のワード数をワードレジスタ１１へロードする
。各制御パラメータの設定が終了した所でＣＰＵはＤＭ
Ａコントローラの制御回路へ転送モードを指定するコマ
ンドコードを送る。コマンドコードを受けた制御回路１
はＤＭＡ転送を開始する。手順は次の様になる（第７図
のフローを参照）。
まず、最初にワードレジスタ１３の内容をワードカウン
タ１イヘロードし、ワードレジスタ１１の内容をワード
カウンタ１２ヘロードする。
タ１イヘロードし、ワードレジスタ１１の内容をワード
カウンタ１２ヘロードする。
次にカウンタ２０をクリアする。ここまでの準備が出来
たら、ＤＭＡ転送が可能かどうか、２１、．２１．、−
−−一−−２１，５の１６個の並列拡大縮小回路２１（
第５図（ＴＩ））が入力可能状態か否かのヂエックをす
る。可能でないなら待つ。内容をＭＡ、Ｒ９ヘロードす
ると同時に、ＡＬＵＩＯで同じＲＡ、Ｍｌ、８の内容に
＋１を行ってＲＡＭ１８ヘセントする。前記ＭＡＲ９の
示すメモリの内容を並列拡大縮小回路ヘロードし、ワー
ドカウンタ１２を−１する。つづいて、カウンタ２ｏを
＋１して、ワードカウンタ１２の内容が０か否か判定す
る。０でないなら、ＲＡＭ１８のワード数分（本実施例
では１６ワード）の転送が済んでいないことになり、再
度カウンタ２０の示すＲＡ、Ｍｌ８の内容をＭＡＲ９ヘ
ロードし、上記の操作をくり返す。Ｏであれば、ＲＡＭ
１８にセントされた１６個の先頭アドレスがすべて転送
済みであるため、縦１行の転送が終了したことになる。
たら、ＤＭＡ転送が可能かどうか、２１、．２１．、−
−−一−−２１，５の１６個の並列拡大縮小回路２１（
第５図（ＴＩ））が入力可能状態か否かのヂエックをす
る。可能でないなら待つ。内容をＭＡ、Ｒ９ヘロードす
ると同時に、ＡＬＵＩＯで同じＲＡ、Ｍｌ、８の内容に
＋１を行ってＲＡＭ１８ヘセントする。前記ＭＡＲ９の
示すメモリの内容を並列拡大縮小回路ヘロードし、ワー
ドカウンタ１２を−１する。つづいて、カウンタ２ｏを
＋１して、ワードカウンタ１２の内容が０か否か判定す
る。０でないなら、ＲＡＭ１８のワード数分（本実施例
では１６ワード）の転送が済んでいないことになり、再
度カウンタ２０の示すＲＡ、Ｍｌ８の内容をＭＡＲ９ヘ
ロードし、上記の操作をくり返す。Ｏであれば、ＲＡＭ
１８にセントされた１６個の先頭アドレスがすべて転送
済みであるため、縦１行の転送が終了したことになる。
ここでワードカウンタ４を−１し、ワードカウンタ１４
の出力がＯか否か判定する。０でないならワードレジス
タ１１の内容をワードカウンタ１２ヘロードし、カウン
タ２０をクリアして上記の操作を繰り返す。
の出力がＯか否か判定する。０でないならワードレジス
タ１１の内容をワードカウンタ１２ヘロードし、カウン
タ２０をクリアして上記の操作を繰り返す。
０であれば、転送する矩形領域の横ワード数の回数骨、
縦列の転送を行ったことになり、これで並列処理可能な
ライン数のＤＭＡ転送を終了する。ＣＰＵはＤＭＡの終
了を検知した時点でまだ全矩形クリアの処理が終了して
いなければ再度転送ラインのの先頭アドレスを求めＤＭ
Ａコントローラに駆動を掛ければ良い。
縦列の転送を行ったことになり、これで並列処理可能な
ライン数のＤＭＡ転送を終了する。ＣＰＵはＤＭＡの終
了を検知した時点でまだ全矩形クリアの処理が終了して
いなければ再度転送ラインのの先頭アドレスを求めＤＭ
Ａコントローラに駆動を掛ければ良い。
本実施例では、画像編集のうち縮小についてのみ説明し
たが、他の編集、例えば、切り出し移動、回転、拡大等
、また画像処理のフィルタリング、補間等において数ラ
イン同時のデータが同時に必要な場合等にも使用可能で
ある。また、転送の方法に応じてアドレス２ル レジスタ、転送ワードレジスタ、カウンタ等の数を増減
させることにより最適化することができる。
たが、他の編集、例えば、切り出し移動、回転、拡大等
、また画像処理のフィルタリング、補間等において数ラ
イン同時のデータが同時に必要な場合等にも使用可能で
ある。また、転送の方法に応じてアドレス２ル レジスタ、転送ワードレジスタ、カウンタ等の数を増減
させることにより最適化することができる。
第８図は本発明の第３の実施例を示すものであり、共通
する部分は共通の引用数字で示したので重複する説明は
省略するが、第１の実施例と第２の実施例を併合したも
のであり、横方向のアクセス、縦方向のアクセス、及び
両方を組み合せたアクセスが可能である。
する部分は共通の引用数字で示したので重複する説明は
省略するが、第１の実施例と第２の実施例を併合したも
のであり、横方向のアクセス、縦方向のアクセス、及び
両方を組み合せたアクセスが可能である。
以上説明した通り、本発明のＤＭＡコントローラによれ
ば、データ間隔レジスタに代えてＭＡＰレジスタを設け
たため、全てのアドレス計算を１つのＡ Ｌ Ｕで行う
ことが出来、ハード構成を簡単にし、設定を容易にする
ことが可能であり、かつ、複数ラインを高速ＤＭＡ転送
出来る様にしたため、拡大縮小回路を並列に設けて拡大
縮小時間を短縮することが可能である。
ば、データ間隔レジスタに代えてＭＡＰレジスタを設け
たため、全てのアドレス計算を１つのＡ Ｌ Ｕで行う
ことが出来、ハード構成を簡単にし、設定を容易にする
ことが可能であり、かつ、複数ラインを高速ＤＭＡ転送
出来る様にしたため、拡大縮小回路を並列に設けて拡大
縮小時間を短縮することが可能である。
第１図より第３図は本発明の第１の実施例を示し、第１
図はブロック図、第２図（イ）、（１１）はメモリの説
明図、第３図は制御用フローチャート図、第４図より第
７図は本発明の第２の実施例を示し、第４図はブロック
図、第５図（イ） 、 （ｕ）はメモリの説明図、第６
図および第７図は制御用フローチャート図、第８図は本
発明の第３の実施例を示す説明図。第９図および第１０
図ＣＡ） 、 （ＴＩ）は従来の画像編集装置用ＤＭＡ
コントローラを示し、第９図はブロック図、第１０図（
イ）、（ＩＩ）はメモリの説明図。 符号の説明 １−−−−−一制御回路 ２−−−−−−−
Ｍ Ａ Ｐレジスタ３−一−−−−ゼロドライバー
４−−−−−ゲート５−−−−−−−アドレスレジス
タ（Ａ５）６−−−−−−アドレスレジスク（Ａ６）７
−−−−−アドレスレジスク（Ａ７）８−−−−−−ア
ドレスレジスタ（Ａ８）９−−−−−一メモリアドレス
レジスタ（ＭＡＲ，）１０−−−−−−−Ａ Ｌ Ｕ １１−−−−−−−ワードレジスタ （ＷＤＲＥＧＩＩ
）１２−−−−〜−−ワードカウンタ（ＷＤＣＮＴ１２
）１３−−−−−−ワードレジスタ（ＷＤＲＥＧ１３）
１４−一−−−ワードカウンタ （ＷＤＣＮＴ１４）１
５−一−−−−−制御データパス １６−−−−−−アドレスハス １７−−−−−−−画像メモリ （丁ＭＭ）１８−−−
−ＲＡ、 Ｍ １９−−−−−−−ラッチ（Ｌ
ＡＴＣＨ）２０−−−−−一カウンク ３１−−−−−・−アドレスカウンタ（４３１）３２−
・−・・アドレスカウンタ（Ａ３２）３３− ・−・デ
ータ間隔レジスタ（Ｉ３３）３１−−−−−−データ間
隔レジスタ（Ｉ３４）３５−・−マルチプレクサ ３６
−−−−−−マルチプレクサ３７−−−−−Ａ Ｌ ０
３８−−−−−Ａ Ｌ Ｕ特許出願人 富士
ゼロックス株式会社 代理人 弁理士 平 １）忠 雄第７ Ｍ
図はブロック図、第２図（イ）、（１１）はメモリの説
明図、第３図は制御用フローチャート図、第４図より第
７図は本発明の第２の実施例を示し、第４図はブロック
図、第５図（イ） 、 （ｕ）はメモリの説明図、第６
図および第７図は制御用フローチャート図、第８図は本
発明の第３の実施例を示す説明図。第９図および第１０
図ＣＡ） 、 （ＴＩ）は従来の画像編集装置用ＤＭＡ
コントローラを示し、第９図はブロック図、第１０図（
イ）、（ＩＩ）はメモリの説明図。 符号の説明 １−−−−−一制御回路 ２−−−−−−−
Ｍ Ａ Ｐレジスタ３−一−−−−ゼロドライバー
４−−−−−ゲート５−−−−−−−アドレスレジス
タ（Ａ５）６−−−−−−アドレスレジスク（Ａ６）７
−−−−−アドレスレジスク（Ａ７）８−−−−−−ア
ドレスレジスタ（Ａ８）９−−−−−一メモリアドレス
レジスタ（ＭＡＲ，）１０−−−−−−−Ａ Ｌ Ｕ １１−−−−−−−ワードレジスタ （ＷＤＲＥＧＩＩ
）１２−−−−〜−−ワードカウンタ（ＷＤＣＮＴ１２
）１３−−−−−−ワードレジスタ（ＷＤＲＥＧ１３）
１４−一−−−ワードカウンタ （ＷＤＣＮＴ１４）１
５−一−−−−−制御データパス １６−−−−−−アドレスハス １７−−−−−−−画像メモリ （丁ＭＭ）１８−−−
−ＲＡ、 Ｍ １９−−−−−−−ラッチ（Ｌ
ＡＴＣＨ）２０−−−−−一カウンク ３１−−−−−・−アドレスカウンタ（４３１）３２−
・−・・アドレスカウンタ（Ａ３２）３３− ・−・デ
ータ間隔レジスタ（Ｉ３３）３１−−−−−−データ間
隔レジスタ（Ｉ３４）３５−・−マルチプレクサ ３６
−−−−−−マルチプレクサ３７−−−−−Ａ Ｌ ０
３８−−−−−Ａ Ｌ Ｕ特許出願人 富士
ゼロックス株式会社 代理人 弁理士 平 １）忠 雄第７ Ｍ
Claims (2)
- （１）転送元の画像メモリの指定された領域の画像デー
タに編集、加工等を施して転送先の画像メモリの指定さ
れた領域へ転送するＤＭＡコントローラにおいて、 前記転送元、転送先画像メモリの一方向のワード数を記
憶した第１の記憶手段と、 前記指定された領域中の基準アドレスに前記一方向のワ
ード数を加算あるいは減算する第１の演算、およびこの
第１の演算結果に１を加算あるいは減算する第２の演算
を行う演算手段と、 前記第１および第２の演算結果に基づいて前記画像メモ
リのアドレスをアクセスする制御手段を備えたことを特
徴とする画像編集装置用ＤＭＡコントローラ。 - （２）転送元の画像メモリの指定された領域の画像デー
タに編集、加工等を施して転送先の画像メモリの指定さ
れた領域へ転送するＤＭＡコントローラにおいて、 前記転送元、転送先画像メモリの一方向のワード数を記
憶した第１の記憶手段と、 前記指定された領域中の基準アドレスに前記一方向のワ
ード数を加算あるいは減算する第１の演算、およびこの
第１の演算結果に１を加算あるいは減算する第２の演算
を行う演算手段と、 前記第１および第２の演算結果に基づいて前記画像メモ
リのアドレスをアクセスする制御手段と、 前記制御手段によって発生された複数のアドレスから所
定のアドレスを間引きあるいは重複して算出した複数の
アドレスを記憶する第２の記憶手段と、 前記第２の記憶手段に記憶された複数のアドレスに基づ
いて該複数のアドレスのデータを並列に処理する処理手
段を備えたことを特徴とする画像編集装置用ＤＭＡコン
トローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61196934A JPH0668760B2 (ja) | 1986-08-22 | 1986-08-22 | 画像編集装置用ｄｍａコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61196934A JPH0668760B2 (ja) | 1986-08-22 | 1986-08-22 | 画像編集装置用ｄｍａコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6353681A true JPS6353681A (ja) | 1988-03-07 |
| JPH0668760B2 JPH0668760B2 (ja) | 1994-08-31 |
Family
ID=16366087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61196934A Expired - Fee Related JPH0668760B2 (ja) | 1986-08-22 | 1986-08-22 | 画像編集装置用ｄｍａコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0668760B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5099383A (en) * | 1989-01-27 | 1992-03-24 | Seiko Epson Corporation | Print head activating circuit for a wire dot printer |
| JP2002183080A (ja) * | 2000-12-15 | 2002-06-28 | Mega Chips Corp | データ転送制御装置およびデータ転送方法 |
| US6629160B1 (en) | 1999-06-16 | 2003-09-30 | Nec Electronics Corporation | Direct memory access controller |
| JP2011103129A (ja) * | 2010-11-29 | 2011-05-26 | Mega Chips Corp | データ転送制御装置およびデータ転送方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115563A (ja) * | 1985-11-14 | 1987-05-27 | Sharp Corp | Ｄｍａコントロ−ラ |
-
1986
- 1986-08-22 JP JP61196934A patent/JPH0668760B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115563A (ja) * | 1985-11-14 | 1987-05-27 | Sharp Corp | Ｄｍａコントロ−ラ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5099383A (en) * | 1989-01-27 | 1992-03-24 | Seiko Epson Corporation | Print head activating circuit for a wire dot printer |
| US6629160B1 (en) | 1999-06-16 | 2003-09-30 | Nec Electronics Corporation | Direct memory access controller |
| JP2002183080A (ja) * | 2000-12-15 | 2002-06-28 | Mega Chips Corp | データ転送制御装置およびデータ転送方法 |
| JP2011103129A (ja) * | 2010-11-29 | 2011-05-26 | Mega Chips Corp | データ転送制御装置およびデータ転送方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0668760B2 (ja) | 1994-08-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |