JPH0669045B2

JPH0669045B2 - 半導体装置の製造方法

Info

Publication number: JPH0669045B2
Application number: JP60201058A
Authority: JP
Inventors: 一夫田頭; 栄一郎桑子
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1985-09-11
Filing date: 1985-09-11
Publication date: 1994-08-31
Anticipated expiration: 2009-08-31
Also published as: JPS6261359A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、半導体素子、特に高耐圧バイポーラ集積回路
の製造方法に関するものである。

（ロ）従来の技術一般に高耐圧のバイポーラ集積回路を得るにはコレクタ
高比抵抗層の比抵抗と厚さを増加させれば良いことが知
られている。

このため従来の製造方法としては例えば特開昭59−4486
3号公報（第２図（イ）乃至第２図（チ））が詳しい。

まず、第２図（イ）に示す如くＰ型の単結晶シリコンウ
ェーハ（21）を用意する。

次に、第２図（ロ）に示す如く、前記半導体基板（21）
上に熱酸化法を用いてシリコン酸化膜（22）を形成し、
写真蝕刻法で蝕刻する領域のみを除去する。

続いて、第２図（ハ）に示す如く、シリコン酸化膜（2
2）をマスクとしてリンをウェーハ中に拡散させＮ型の
拡散領域（25）′を形成する。

続いて、第２図（ニ）に示す如く、シリコンウェーハ
（１）に対し不純物濃度依存エッチング特性を有するエ
ッチング液で前記Ｎ型の拡散領域（25）′をエッチング
し凹形の溝（25）を形成する。

続いて、第２図（ホ）に示す如く、ヒ素やアンチモンを
前記溝（25）に熱拡散させN⁺型の拡散層（26）を形成す
る。

続いて、第２図（ヘ）に示す如く、前記シリコン酸化膜
（22）を除去した後に、気相成長法を使用して前記半導
体基板（21）上にＮ型のエピタキシャル層（27）を形成
する。

更に、第２図（ト）に示す如く、前記半導体基板（21）
が同一平面となるように、半導体基板（21）表面からラ
ッピングを行う。

最後に、第２図（チ）に示す如く、所定の拡散法等を使
用して、前記エピタキシャル層（27）内に素子（28）を
作り込み、配線や保護膜等を形成し集積回路を作成して
いた。

（ハ）発明が解決しようとする問題点斯上の如き製造方法に於いて、第２図（ト）で説明した
ように前記半導体基板（21）が同一平面となるように、
半導体基板（21）表面からラッピングを行い、表面から
凹形の溝（25）の底部まで所定の厚さ（ここでは15μ
ｍ）となるようしなくてはならない。しかしウェーハ自
体の特性や機械の性能等の違いにより精度良くラッピン
グするのは大変難しく、更に溝（25）が半導体基板（2
1）内に形成されているため溝（25）の深さを制御しな
がらラッピングするのは更に難しい。また半導体基板
（21）を直接ラッピングしてゆくので前記半導体基板
（21）内に歪みが入りやすい問題点を有していた。

（ニ）問題点を解決するための手段本発明は斯上の問題点に鑑みてなされ、少なくとも半導
体基板（１）とポリッシングレイトの異なる絶縁膜
（２）を半導体基板（１）に選択的に形成する工程と、
前記半導体基板（１）に溝（５）を形成する工程と、前
記絶縁膜（２）まで前記半導体基板（１）表面をポリッ
シングする工程とを有することで解決するものである。

（ホ）作用半導体基板（１）とポリッシング・レイトの異なる絶縁
膜（２）を半導体基板（１）上に選択的に形成する、こ
こでは絶縁膜（２）の方が半導体基板（１）よりポリッ
シング・レイトが低い例えばシリコン酸化膜、シリコン
窒化膜等を第１図（ロ）の如く選択的に形成する。続い
てＮ型のエピタキシャル層（７）を積層した後ポリッシ
ングをしてゆくが、シリコン酸化膜（２）の方がエピタ
キシャル膜（７）よりポリッシング・レイトが低いため
酸化膜（２）をポリッシングする時間が長くなる。従っ
てエピタキシャル層（７）からポリッシングしてゆき酸
化膜（２）に到達するとあたかも停止している如くな
り、この時ポリッシングを停止すれば半導体基板（１）
の表面で停止できる。従って溝（５）のエッチングのみ
を高精度に制御すれば所望の深さの溝（５）を得ること
ができる。更には直接半導体基板（１）をラッピングす
ることもないので歪みの発生を防止できる。ここでポリ
ッシングとはケミカル・エッチングを併せたラッピング
であり、ラッピングと同時に歪層を除去するものであ
る。

（ヘ）実施例以下に本発明の一実施例を第１図（イ）乃至第１図
（チ）を参照しながら説明する。

まず第１図（イ）に示す如く、Ｐ型の単結晶シリコンウ
ェーハ（１）を用意する。

次に、第１図（ロ）に示す如く、前記半導体基板（１）
上に熱酸化法等を用いてシリコン酸化膜（２）を形成
し、写真蝕刻法により蝕刻する領域のシリコン酸化膜
（２）のみを除去する。ここで前記半導体基板（１）上
に形成する絶縁膜（２）はエピタキシャル膜（７）より
エッチング・レイトの低い膜であれば良く、例えば他に
はシリコン窒化膜、アルミナ膜等が考えられる。

本工程は本発明の特徴とするところであり、エッチング
・レイトの低い膜（２）を形成することで、後の工程で
エピタキシャル層（７）をエッチングしてゆく時の横方
向エッチングのストッパーとなる。

続いて、第１図（ハ）に示す如く、前記半導体基板
（１）上にホト・レジスト（３）を塗布し、写真蝕刻法
により半導体基板（１）内に形成される溝（５）領域部
（４）のホト・レジスト（３）を除去し開孔する。

続いて、第１図（ニ）に示す如く、前記開孔部（４）を
介して蝕刻を行い溝（５）を形成する。ここでは等方性
エッチングで行っているが、別の方法としては異方性エ
ッチング法も考えられる。

続いて、第１図（ホ）に示す如く、ヒ素やアンチモンを
前記溝（５）に熱拡散させN⁺型の拡散層（６）を形成す
る。

続いて、第１図（ヘ）に示す如く、気相成長法を使用し
て前記半導体基板（１）上にＮ型のエピタキシャル層
（７）を形成する。

更に、第１図（ト）に示す如く、前記半導体基板（１）
が同一平面となるように、半導体基板（１）表面からポ
リッシングを行う。

本工程は本発明の特徴とするところであり、第１図
（ロ）の工程で前記エピタキシャル膜（７）よりポリッ
シング・レイトの低いシリコン酸化膜（２）を形成した
が、このシリコン酸化膜（２）は半導体基板（１）表面
よりポリッシングする際ストッパーとして働く。従って
作用の所でも説明した様にシリコン酸化膜（２）に到達
した時ポリッシングを停止すれば、第１図（ト）の如く
半導体基板（１）を平坦に加工できる。

最後に、第１図（チ）に示す如く、所定の拡散法を使用
して前記エピタキシャル層（７）内に素子（８）を作り
込み配線や保護膜等を形成し集積回路とする。

（ト）発明の効果以上の如く説明したように、前記エピタキシャル層
（７）よりポリッシング・レイトの低いシリコン酸化膜
（２）等を形成し、半導体基板（１）表面よりポリッシ
ングする際ストッパーとして使用することで、直接半導
体基板（１）をポリッシングすることなしにポリッシン
グを停止できる。従って溝（５）のエッチングのみを高
精度に制御するのみで所望の深さの溝（５）を得ること
ができる。

更にはポリッシングを行い半導体基板（１）を直接ラッ
ピングしないため歪みの発生を防止できる。

結局、本発明を使用することで高歩留りで高特性の半導
体装置を製造することが可能となる。

【図面の簡単な説明】

第１図（イ）乃至第１図（チ）は本発明による半導体装
置の製造方法を示す断面図、第２図（イ）乃至第２図
（チ）は従来の半導体装置の製造方法を示す断面図であ
る。主な図番の説明（１）は半導体基板、（２）はシリコン酸化膜、（３）
はホト・レジスト、（４）は開孔部、（５）は溝、
（６）はN⁺型の拡散層、（７）はＮ型のエピタキシャル
層、（８）は素子である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/73

Claims

【特許請求の範囲】

【請求項１】シリコン半導体基板を準備する工程と、前
記シリコン基板の表面に前記シリコン基板素材よりポリ
ッシングレイトの小さい絶縁膜を選択的に形成する工程
と、前記絶縁膜で被われていない領域の前記半導体基板
に溝を形成する工程と、前記溝を埋めるようにエピタキ
シャル層を形成する工程と、前記エピタキシャル層をポ
リッシングし、前記絶縁膜を残した状態でポリッシング
を停止する工程とを具備することを特徴とする半導体装
置の製造方法。