JPS60951B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPS60951B2 JPS60951B2 JP55186869A JP18686980A JPS60951B2 JP S60951 B2 JPS60951 B2 JP S60951B2 JP 55186869 A JP55186869 A JP 55186869A JP 18686980 A JP18686980 A JP 18686980A JP S60951 B2 JPS60951 B2 JP S60951B2
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- JP
- Japan
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- silicon
- substrate
- single crystal
- semiconductor
- recess
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- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
- H10W10/0143—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations comprising concurrently refilling multiple trenches having different shapes or dimensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
Landscapes
- Local Oxidation Of Silicon (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は基板のくぼみに単結晶絶縁膜を介して単結晶半
導体を埋込んだ構造の半導体装置に関し「特に製造プロ
セスの簡素化を図った構造の半導体集積回路装置に関す
るものである。
導体を埋込んだ構造の半導体装置に関し「特に製造プロ
セスの簡素化を図った構造の半導体集積回路装置に関す
るものである。
半導体集積回路（以下単にＩＣと称す）は普通には、シ
リコン基板にシリコンェピタキシャル成長をさせ、その
表面からアイソレーション拡散を施こして、各素子形成
用領域を定めており、素子相互の絶縁はＰＮ接合を逆バ
ィアスして得ているのが一般的である。
リコン基板にシリコンェピタキシャル成長をさせ、その
表面からアイソレーション拡散を施こして、各素子形成
用領域を定めており、素子相互の絶縁はＰＮ接合を逆バ
ィアスして得ているのが一般的である。
最近では高密度化のため、一部の製品であるが、表面か
ら異方性エッチングを施こしてＶ溝を形成し、表面酸化
膜を形成した後、多結晶シリコンを埋込むアィソレーシ
ョン法が実用されている。
ら異方性エッチングを施こしてＶ溝を形成し、表面酸化
膜を形成した後、多結晶シリコンを埋込むアィソレーシ
ョン法が実用されている。
この方法は、Ｖ溝部では酸化膜による絶縁物アィソレー
ションであって、ェピタキシヤル層と基板とは従来と同
じＰＮ接合アイソレーションである。これらに対し、Ｓ
ＯＳ（シリコン・オン・サフアィャ）の様な絶縁物アィ
ソレーションでは、基板自体が絶縁体であって、本質的
にはリーク電流をなくすることが可能であり、低電力消
費のＩＣや高耐圧にに対する実用化が注目されている。
ションであって、ェピタキシヤル層と基板とは従来と同
じＰＮ接合アイソレーションである。これらに対し、Ｓ
ＯＳ（シリコン・オン・サフアィャ）の様な絶縁物アィ
ソレーションでは、基板自体が絶縁体であって、本質的
にはリーク電流をなくすることが可能であり、低電力消
費のＩＣや高耐圧にに対する実用化が注目されている。
ただし、絶縁物基板は単結晶でなければならず、現状で
は高価であるのが難点である。このため、安価なシリコ
ン基板を用い、この表面に単結晶絶縁膜を形成し、続い
て単結晶半導体を成長させる技術が開発されてきた。
は高価であるのが難点である。このため、安価なシリコ
ン基板を用い、この表面に単結晶絶縁膜を形成し、続い
て単結晶半導体を成長させる技術が開発されてきた。
第１図乃至第５図を参照して説明すると、単結晶半導体
の島をつくりたい部分において基板シリコン１に多数の
くぼみ２，３を設ける。
の島をつくりたい部分において基板シリコン１に多数の
くぼみ２，３を設ける。
（第１図）
くぼみ２は低電圧バイポーラトランジスタ用であり、く
ぼみ３は高電圧バィボーラトランジスタ用であって、そ
れ以外の領域４は素子を形成しない領域である。
ぼみ３は高電圧バィボーラトランジスタ用であって、そ
れ以外の領域４は素子を形成しない領域である。
第２図において、くぼんだ面を含む全面に単結晶マグネ
シア・スピネル（Ｍｇ００ＡＩ２０３）５を気相成長さ
せる。
シア・スピネル（Ｍｇ００ＡＩ２０３）５を気相成長さ
せる。
マグネシア・スピネルの成長には、例えば、マグネシア
とアルミニウム単体を反応管内に別個に配置しておき、
それぞれに塩化物ガス（ＨＣＩ）を流入し、一方Ｃ０２
を供給して管内に配置して加熱されている基板１上に供
給する。続いて、第３図に示される如く、シランの熱分
解により単結晶シリコンを成長させるのであるが、最初
はＮ型で高濃度のシリコン６を成長させ、次いで所望比
抵抗のＮ型シリコン７を、くぼみが埋まるまで十分の厚
さに成長させる。第４図では、基板の表面から研磨を行
い、くぼみ２，３内にのみシリコンを残す。
とアルミニウム単体を反応管内に別個に配置しておき、
それぞれに塩化物ガス（ＨＣＩ）を流入し、一方Ｃ０２
を供給して管内に配置して加熱されている基板１上に供
給する。続いて、第３図に示される如く、シランの熱分
解により単結晶シリコンを成長させるのであるが、最初
はＮ型で高濃度のシリコン６を成長させ、次いで所望比
抵抗のＮ型シリコン７を、くぼみが埋まるまで十分の厚
さに成長させる。第４図では、基板の表面から研磨を行
い、くぼみ２，３内にのみシリコンを残す。
以後は通常の方法に従い、素子を作成する。
８はコレクタコンタクト層、９はベース、１０はェミツ
タ、１１は配線である。
タ、１１は配線である。
上記の方法において、第３図に示される通り、シリコン
のェピタキシャル成長において、基板シリコンのくぼん
でいない表面領域４にもシリコンが成長するため、それ
が障壁となりくぼみ２，３における成長が抑制され、そ
の結果、くぼみ２，３の深さだけ成長させる間には、領
域４上にはその２倍近くの厚さに成長してしまう。
のェピタキシャル成長において、基板シリコンのくぼん
でいない表面領域４にもシリコンが成長するため、それ
が障壁となりくぼみ２，３における成長が抑制され、そ
の結果、くぼみ２，３の深さだけ成長させる間には、領
域４上にはその２倍近くの厚さに成長してしまう。
特に１００Ｖ以上の高電圧回路では、くぼみ３の深さは
３０〜４０ミクロンとする必要があり、これをシリコン
で十分埋めるとすると、領域４上のシリコンはおよそ７
０ミクロンとなる。このように、領域４上におけるシリ
コンの全体量が多いと、研磨時間、研磨精度および歩留
物こ問題が生ずる。本発明は、これらの欠点の生じない
構造の半導体装置を提供するものである。
３０〜４０ミクロンとする必要があり、これをシリコン
で十分埋めるとすると、領域４上のシリコンはおよそ７
０ミクロンとなる。このように、領域４上におけるシリ
コンの全体量が多いと、研磨時間、研磨精度および歩留
物こ問題が生ずる。本発明は、これらの欠点の生じない
構造の半導体装置を提供するものである。
この目的は、本発明によれば、基板の表面にくぼみを設
け、該くぼみに単結晶絶縁膜を介して単結晶半導体を埋
込み、半導体素子を形成してなる半導体装置において、
該半導体素子を形成する部分のくぼみ以外にも前記基板
の表面にくぼみを設け、前記と同じ単結晶半導体を埋込
んでなることを特徴とする半導体装置とすることにより
達成される。
け、該くぼみに単結晶絶縁膜を介して単結晶半導体を埋
込み、半導体素子を形成してなる半導体装置において、
該半導体素子を形成する部分のくぼみ以外にも前記基板
の表面にくぼみを設け、前記と同じ単結晶半導体を埋込
んでなることを特徴とする半導体装置とすることにより
達成される。
以下、図面を参照して本発明の実施例を説明する。
次に掲げる実施例は、１００Ｖ以上の高電圧回路を含む
バィポーラＩＣの製造に関するものである。
バィポーラＩＣの製造に関するものである。
第６図乃至第１０図は、第１図乃至第５図に対応してい
る。｛１） 第６図参照 シリコン基板にエッチングを施し、くぼみ２，３，４を
設ける。
る。｛１） 第６図参照 シリコン基板にエッチングを施し、くぼみ２，３，４を
設ける。
くぼみ２は低電圧回路用であっても数ミクロンの深さで
よく、くぼみ３は１００Ｖ以上の高電圧回路用であるか
ら、３０〜４０ミクロンの深さにする。このとき、本発
明に従がつて素子を作成しない領域４にもくぼみを設け
る。このくぼみは深いくぼみ３と同時に作成するのがよ
い。素子を作成しない領域４は、ボンディングパツドを
配置するチップ周辺領域、スクラィブ用領域「配線チャ
ネル領域等である。
よく、くぼみ３は１００Ｖ以上の高電圧回路用であるか
ら、３０〜４０ミクロンの深さにする。このとき、本発
明に従がつて素子を作成しない領域４にもくぼみを設け
る。このくぼみは深いくぼみ３と同時に作成するのがよ
い。素子を作成しない領域４は、ボンディングパツドを
配置するチップ周辺領域、スクラィブ用領域「配線チャ
ネル領域等である。
チップ面積が５肌×５肋とすると、１００ミクロン幅の
スクラィブ用領域を採用するとスクラィブ面積は、（５
肋×０．１柳十４．９側×０．１肌）＝０．９９孫とな
る。この面積だけ小さい、即ち、４．９肋×４．９肋内
に、１００ミクロン平方のボンディングパッドを四辺に
配置するためには、更に四辺から１００ミクロン入った
面積をボンディングパッド面積とする必要がある。即ち
、その面積は（４．９×０２十４．７×０．２）＝１．
９２協となる。４．７助平方中に、仮にくぼみの表面積
が１００ミクロン平方となる様にマトリックス配置する
場合、各くぼみ間に５ミクロンの間隔をとるとすれば、
その間隔数は約４５本であるから、その間隔における面
積はおよそ０．００５×５×４５×２＝０．２２５地（
交叉部の重量を含む）となる。
スクラィブ用領域を採用するとスクラィブ面積は、（５
肋×０．１柳十４．９側×０．１肌）＝０．９９孫とな
る。この面積だけ小さい、即ち、４．９肋×４．９肋内
に、１００ミクロン平方のボンディングパッドを四辺に
配置するためには、更に四辺から１００ミクロン入った
面積をボンディングパッド面積とする必要がある。即ち
、その面積は（４．９×０２十４．７×０．２）＝１．
９２協となる。４．７助平方中に、仮にくぼみの表面積
が１００ミクロン平方となる様にマトリックス配置する
場合、各くぼみ間に５ミクロンの間隔をとるとすれば、
その間隔数は約４５本であるから、その間隔における面
積はおよそ０．００５×５×４５×２＝０．２２５地（
交叉部の重量を含む）となる。
従って、基板１がエッチングされない面積は、１．９２
十０．２２５柵から０．２２５柵へ減少しており、約９
０％の面積減少となる。
十０．２２５柵から０．２２５柵へ減少しており、約９
０％の面積減少となる。
■ 第７図および第８図参照
従来法に従がい、単結晶マグネシア。
スピネル５、Ｎ十単結晶シリコン６およびＮ型単結晶シ
リコン７を連続させる。この場合、素子を形成しない領
域４はくぼんでおり〜厚い単結晶シリコン成長時におい
ても、ここにシリコンは成長こそするが「くぼみ２，３
におけるデポジションを障害することにはならない。従
って、くぼみ２，３でのシリコンの成長速度を向上させ
ることができる。第８図において、従来方法（第１図乃
至第５図）に比較して研磨する必要のない部分を１２で
示す。糊 第９図参照 くぼみ２，３に成長したシリコンがマグネシア・スピネ
ル５によって絶縁されるまでシリコンを研磨する。
リコン７を連続させる。この場合、素子を形成しない領
域４はくぼんでおり〜厚い単結晶シリコン成長時におい
ても、ここにシリコンは成長こそするが「くぼみ２，３
におけるデポジションを障害することにはならない。従
って、くぼみ２，３でのシリコンの成長速度を向上させ
ることができる。第８図において、従来方法（第１図乃
至第５図）に比較して研磨する必要のない部分を１２で
示す。糊 第９図参照 くぼみ２，３に成長したシリコンがマグネシア・スピネ
ル５によって絶縁されるまでシリコンを研磨する。
シリコンに比較して、マグネシア・スピネルは硬いので
、研磨のストッパとして機能する。この工程において、
第６図乃至第８図で詳述した通り、研磨すべきシリコン
（基板１の上表面上のシリコン）の全体量は極めて減少
していることから、上例では、単純に約９分の１の時間
で研磨を完了でき、研磨時間の短縮化および研磨精度の
向上、更にこれらのことによる結果として歩留りの向上
、コスト減の効果がある。
、研磨のストッパとして機能する。この工程において、
第６図乃至第８図で詳述した通り、研磨すべきシリコン
（基板１の上表面上のシリコン）の全体量は極めて減少
していることから、上例では、単純に約９分の１の時間
で研磨を完了でき、研磨時間の短縮化および研磨精度の
向上、更にこれらのことによる結果として歩留りの向上
、コスト減の効果がある。
｛４｝ 第１０図参照従来法に従って、くぼみ２，３に
回路素子を形成する。
回路素子を形成する。
上述の通り、本発明では、半導体素子を形成する部分の
くぼみ以外にも基板の表面にくぼみを設け、単結晶半導
体を埋込んだ構造としたので、回路素子形成用のくぼみ
に対する単結晶半導体の成長速度を向上させることがで
きると共に、研磨すべきシリコンの全体量は極めて減少
させることができるので、研磨時間の短縮化、研磨精度
の向上、歩留り向上、コスト低減の効果が得られる。尚
、上記の実施例では、基板１はシリコンで説明したが、
平面が出せて且つ取扱いが容易なものであれば、シリコ
ンに限定されず、マグネシア・スピネル５も他の単結晶
絶縁体に代えることも可能であり、また、単結晶絶縁体
５によるアィソレーション層または領域はＮ十の埋込み
層６の形成前ばかりでなく、プロセスの変更を行し、埋
込み層６の形成後であってもよいし、また、ベース接合
の側壁部に同じ単結晶絶縁体を配置して薮合容量の低減
化をはかることもできる。
くぼみ以外にも基板の表面にくぼみを設け、単結晶半導
体を埋込んだ構造としたので、回路素子形成用のくぼみ
に対する単結晶半導体の成長速度を向上させることがで
きると共に、研磨すべきシリコンの全体量は極めて減少
させることができるので、研磨時間の短縮化、研磨精度
の向上、歩留り向上、コスト低減の効果が得られる。尚
、上記の実施例では、基板１はシリコンで説明したが、
平面が出せて且つ取扱いが容易なものであれば、シリコ
ンに限定されず、マグネシア・スピネル５も他の単結晶
絶縁体に代えることも可能であり、また、単結晶絶縁体
５によるアィソレーション層または領域はＮ十の埋込み
層６の形成前ばかりでなく、プロセスの変更を行し、埋
込み層６の形成後であってもよいし、また、ベース接合
の側壁部に同じ単結晶絶縁体を配置して薮合容量の低減
化をはかることもできる。
更に、回路素子は、好適なバィポーラ素子を例にとって
説明したが、ＭＯＳ素子を併用する回路に対しても同様
に本発明は適用される。
説明したが、ＭＯＳ素子を併用する回路に対しても同様
に本発明は適用される。
【図面の簡単な説明】
第１図乃至第５図は従来の絶縁物ァィソレーションによ
るＩＣの製造過程における各断面図、第６図乃至第１０
図は本発明の実施例になるＩＣの製造過程における各断
面図である。 図中、１はシリコン基板、２と３はくぼみ、４は素子を
形成しない領域、５は単結晶マグネシア・スピネル「
６はＮ＋型シリコン、７はＮ型シリコン、８はコレクタ
コンタクト層、９はベース、１０はェミツタ、１１は配
線、１２はシリコン７の研磨する必要のない部分を示す
。 第′図 孫２図 第３函 凝４凶 舞づ函 第５図 第７図 類字 ６ 凶 毅？函 発 ′〃宵
るＩＣの製造過程における各断面図、第６図乃至第１０
図は本発明の実施例になるＩＣの製造過程における各断
面図である。 図中、１はシリコン基板、２と３はくぼみ、４は素子を
形成しない領域、５は単結晶マグネシア・スピネル「
６はＮ＋型シリコン、７はＮ型シリコン、８はコレクタ
コンタクト層、９はベース、１０はェミツタ、１１は配
線、１２はシリコン７の研磨する必要のない部分を示す
。 第′図 孫２図 第３函 凝４凶 舞づ函 第５図 第７図 類字 ６ 凶 毅？函 発 ′〃宵
Claims (1)
- １ 基板の表面にくぼみを設け、該くぼみに単結晶絶縁
膜を介して単結晶半導体を埋込み、半導体素子を形成し
てなる半導体装置において、該半導体素子を形成する部
分のくぼみ以外にも前記基板の表面にくぼみを設け、前
記と同じ単結晶半導体を埋込んでなることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55186869A JPS60951B2 (ja) | 1980-12-26 | 1980-12-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55186869A JPS60951B2 (ja) | 1980-12-26 | 1980-12-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57109353A JPS57109353A (en) | 1982-07-07 |
| JPS60951B2 true JPS60951B2 (ja) | 1985-01-11 |
Family
ID=16196088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55186869A Expired JPS60951B2 (ja) | 1980-12-26 | 1980-12-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60951B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61287285A (ja) * | 1985-06-14 | 1986-12-17 | Hitachi Ltd | レ−ザ発振管 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669045B2 (ja) * | 1985-09-11 | 1994-08-31 | 三洋電機株式会社 | 半導体装置の製造方法 |
| DE69014359T2 (de) * | 1989-03-24 | 1995-05-24 | Ibm | Halbleitervorrichtung mit einem relativ zu einem vergrabenen Subkollektor selbstausgerichteten Kontakt. |
-
1980
- 1980-12-26 JP JP55186869A patent/JPS60951B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61287285A (ja) * | 1985-06-14 | 1986-12-17 | Hitachi Ltd | レ−ザ発振管 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57109353A (en) | 1982-07-07 |
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