JPH0669187B2 - 多値識別回路 - Google Patents
多値識別回路Info
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- JPH0669187B2 JPH0669187B2 JP59037106A JP3710684A JPH0669187B2 JP H0669187 B2 JPH0669187 B2 JP H0669187B2 JP 59037106 A JP59037106 A JP 59037106A JP 3710684 A JP3710684 A JP 3710684A JP H0669187 B2 JPH0669187 B2 JP H0669187B2
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- JP
- Japan
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- signal
- circuit
- analog
- pull
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/02—Amplitude-modulated carrier systems, e.g. using on-off keying; Single sideband or vestigial sideband modulation
- H04L27/06—Demodulator circuits; Receiver circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—DC level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/061—DC level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of DC offset
- H04L25/066—Multilevel decisions, not including self-organising maps
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 この発明は、デイジタル通信方式における多値振幅変調
信号を識別，再生する多値識別回路に関し、特に受信多
値振幅変調信号を増幅してアナログ・デイジタル変換器
に出力させる直流増幅器の利得，及び直流電圧オフセツ
トを適切に制御する為の回路に係わる。
信号を識別，再生する多値識別回路に関し、特に受信多
値振幅変調信号を増幅してアナログ・デイジタル変換器
に出力させる直流増幅器の利得，及び直流電圧オフセツ
トを適切に制御する為の回路に係わる。
＜従来技術＞ 従来の多値識別器は、第１図に示すように構成されてい
る。すなわち、信号入力端子11からの2n値（ｎは２以上
の整数）の多値振幅信号が直流増幅器12によつて、所定
のレベルに増幅され、直流増幅器12の出力がクロツク入
力端子13からのクロツクに同期してアナログ・ディジタ
ル変換器（Ａ／Ｄ）14によつてデイジタル信号に変換，
出力される。アナログデイジタル変換器14は、ｎビツト
出力の変換器であり、入力信号を2n値に識別してｎ＋１
ビツトのデイジタル信号15に変換，出力する。制御回路
16はデイジタル信号15の１ビツト又は複数ビツト出力の
組合わせによつて直流増幅器12の直流電圧オフセツトを
制御する制御信号17及び利得を制御する制御信号18を出
力する。制御信号17,18はそれぞれ低域通過フイルタ21,
22を介して平滑化され、制御信号23,24として直流増幅
器12に供給される。この制御信号23及び24により直流増
幅器12のオフセツト及び利得がそれぞれ自動的に調整さ
れる。この結果、アナログ・デイジタル変換器14の入力
レベルを常時最適に保つことができる。
る。すなわち、信号入力端子11からの2n値（ｎは２以上
の整数）の多値振幅信号が直流増幅器12によつて、所定
のレベルに増幅され、直流増幅器12の出力がクロツク入
力端子13からのクロツクに同期してアナログ・ディジタ
ル変換器（Ａ／Ｄ）14によつてデイジタル信号に変換，
出力される。アナログデイジタル変換器14は、ｎビツト
出力の変換器であり、入力信号を2n値に識別してｎ＋１
ビツトのデイジタル信号15に変換，出力する。制御回路
16はデイジタル信号15の１ビツト又は複数ビツト出力の
組合わせによつて直流増幅器12の直流電圧オフセツトを
制御する制御信号17及び利得を制御する制御信号18を出
力する。制御信号17,18はそれぞれ低域通過フイルタ21,
22を介して平滑化され、制御信号23,24として直流増幅
器12に供給される。この制御信号23及び24により直流増
幅器12のオフセツト及び利得がそれぞれ自動的に調整さ
れる。この結果、アナログ・デイジタル変換器14の入力
レベルを常時最適に保つことができる。
上述の従来の多値識別回路は、温度変動等に起因する低
周波成分の出力信号変動に対しては有効であるが、フエ
ージング等による急激な外乱により一度擬似引込み状態
に陥るとその状態で安定し、識別誤りを発生し続けると
いう欠点がある。この欠点は、受信信号の振幅多値化が
大になるに従つて非常に著しくなる。また、擬似引込み
状態に陥つた場合には、直流増幅器12のオフセツトを適
切にするためには、逐次調整作業が必要となる。なお、
擬似引込み状態とは、誤まつた引込み状態において制御
信号23,24の時間平均が０となる為にフイードバツクル
ープが擬似的に安定する状態を示す。一例として入力信
号が４値振幅信号の場合、擬似引込み状態としては、ア
イパターン波形とアナログ・デイジタル変換器14の識別
レベルの関係が第２図（正側にオフセツト）及び第３図
（負側にオフセツト）で示される、２つの状態が存在す
る。
周波成分の出力信号変動に対しては有効であるが、フエ
ージング等による急激な外乱により一度擬似引込み状態
に陥るとその状態で安定し、識別誤りを発生し続けると
いう欠点がある。この欠点は、受信信号の振幅多値化が
大になるに従つて非常に著しくなる。また、擬似引込み
状態に陥つた場合には、直流増幅器12のオフセツトを適
切にするためには、逐次調整作業が必要となる。なお、
擬似引込み状態とは、誤まつた引込み状態において制御
信号23,24の時間平均が０となる為にフイードバツクル
ープが擬似的に安定する状態を示す。一例として入力信
号が４値振幅信号の場合、擬似引込み状態としては、ア
イパターン波形とアナログ・デイジタル変換器14の識別
レベルの関係が第２図（正側にオフセツト）及び第３図
（負側にオフセツト）で示される、２つの状態が存在す
る。
＜発明の概要＞ この発明は上述の従来の欠点を解決する為、擬似引込み
状態を検出する判定回路，及びその判定回路の出力によ
りオフセツト制御信号を切替える切替回路を備えること
により擬似引込み状態に陥つた場合でも速やかに正常引
込み状態への復帰が可能で、かつ入力信号レベルを常時
最適に保ち良好な多値識別，再生を行なう多値識別回路
を提供するものである。
状態を検出する判定回路，及びその判定回路の出力によ
りオフセツト制御信号を切替える切替回路を備えること
により擬似引込み状態に陥つた場合でも速やかに正常引
込み状態への復帰が可能で、かつ入力信号レベルを常時
最適に保ち良好な多値識別，再生を行なう多値識別回路
を提供するものである。
この発明によれば多値識別を行うアナログ・デイジタル
変換器の入力信号又は出力信号の最上位ビットが平滑手
段で平滑され、その平滑出力が、その正常引込み時の平
均電圧と正側及び負側の擬時引込み時の各平均電圧との
両中間値間にあるか否かが比較手段で比較され、その比
較出力により、最上位ビットの平滑出力又は最下位ビッ
トの平滑出力の何れかにオフセット制御信号が切替回路
で切替えられる。
変換器の入力信号又は出力信号の最上位ビットが平滑手
段で平滑され、その平滑出力が、その正常引込み時の平
均電圧と正側及び負側の擬時引込み時の各平均電圧との
両中間値間にあるか否かが比較手段で比較され、その比
較出力により、最上位ビットの平滑出力又は最下位ビッ
トの平滑出力の何れかにオフセット制御信号が切替回路
で切替えられる。
＜実施例＞ 次にこの発明の実施例を第４図以下の図面を参照して詳
細に説明する。第４図は、この発明の一実施例を示す。
信号入力端子11からの2n値の多値振幅信号は直流増幅器
12に入力され、直流増幅器12の出力信号はｎ＋１ビツト
出力のアナログ・デイジタル変換器14でクロツク入力端
子13のクロツク信号に同期してサンプリングされてｎ＋
１ビツトのデイジタル信号15に変換出力される。そのｎ
＋１ビツトのディジタル信号15は制御回路25に入力さ
れ、制御回路25はデイジタル信号15の１ビツト出力また
は複数ビツト出力の組合わせによつて直流増幅器12のオ
フセツトを制御する為の制御信号26,27及び利得を制御
する為の制御信号18を出力する。利得制御信号18を低域
通過フイルタ22を介して平滑化した制御信号24が直流増
幅器12に供給される。オフセツト制御信号26,27は切替
回路28に入力され、判定回路29の出力する判定信号31に
より引込み状態に応じて最適なオフセツト制御信号32を
選択，出力する。
細に説明する。第４図は、この発明の一実施例を示す。
信号入力端子11からの2n値の多値振幅信号は直流増幅器
12に入力され、直流増幅器12の出力信号はｎ＋１ビツト
出力のアナログ・デイジタル変換器14でクロツク入力端
子13のクロツク信号に同期してサンプリングされてｎ＋
１ビツトのデイジタル信号15に変換出力される。そのｎ
＋１ビツトのディジタル信号15は制御回路25に入力さ
れ、制御回路25はデイジタル信号15の１ビツト出力また
は複数ビツト出力の組合わせによつて直流増幅器12のオ
フセツトを制御する為の制御信号26,27及び利得を制御
する為の制御信号18を出力する。利得制御信号18を低域
通過フイルタ22を介して平滑化した制御信号24が直流増
幅器12に供給される。オフセツト制御信号26,27は切替
回路28に入力され、判定回路29の出力する判定信号31に
より引込み状態に応じて最適なオフセツト制御信号32を
選択，出力する。
判定回路29は、アナログ・デイジタル変換器14のｎ＋１
ビツトのデイジタル信号15の一部の信号33を監視するこ
とにより、正常引込み状態か擬似引込み状態かを判定
し、判定信号31を出力するものである。選択されたオフ
セツト制御信号32を低域通過フイルタ21を介して平滑化
した制御信号23が直流増幅器12に供給される。直流増幅
器12は制御信号23,24によつて直流電圧オフセツト及び
利得が制御される。
ビツトのデイジタル信号15の一部の信号33を監視するこ
とにより、正常引込み状態か擬似引込み状態かを判定
し、判定信号31を出力するものである。選択されたオフ
セツト制御信号32を低域通過フイルタ21を介して平滑化
した制御信号23が直流増幅器12に供給される。直流増幅
器12は制御信号23,24によつて直流電圧オフセツト及び
利得が制御される。
この実施例では以下に述べるように擬似引込み状態にお
いても直流増幅器12の利得およびオフセツトが最適に制
御されることにより擬似引込み状態から正常引込み状態
に速やかに復帰することが可能である為、アナログ・デ
イジタル変換器14は常時最適な識別レベルで識別可能と
なる。従つて、入力信号の振幅多値数が増しても簡易な
回路構成でかつ安定な識別機能が実現できる。
いても直流増幅器12の利得およびオフセツトが最適に制
御されることにより擬似引込み状態から正常引込み状態
に速やかに復帰することが可能である為、アナログ・デ
イジタル変換器14は常時最適な識別レベルで識別可能と
なる。従つて、入力信号の振幅多値数が増しても簡易な
回路構成でかつ安定な識別機能が実現できる。
上述の制御回路25および切替回路28は例えば、第５図に
示すように構成することができる。第５図は４値の多値
識別器として、３ビツト出力のアナログ・デイジタル変
換器14を用いた構成例である。この場合、アナログ・デ
イジタル変換器14は所定の入力電圧を８段階に等分して
３ビツトのデイジタル信号に変換する。入力電圧と識別
レベルとの関係を第６図に示す。第６図に示すように、
入力電圧VU,VD間を０〜７の８段階に区分した場合、VU,
VD間を２等分する電圧をV1,そしてVUとV1及びV1とVDを
２等分する電圧をそれぞれV2,V′２とすると、V1は最上
位ビツトの識別レベル、V2,V′２は第２ビツトの識別レ
ベルとなる。通常の４値識別はこの２ビツトの出力を用
いることによつて可能であるが、この実施例では電圧VU
〜V2間,V2〜V1間,V1〜Ｖ′２間,V′２〜VD間をそれぞれ
更に２等分する電圧によつて識別することにより最下位
ビツト出力とする。０〜７段階の入力信号と３ビツトの
出力信号15との関係は下表のようになる。
示すように構成することができる。第５図は４値の多値
識別器として、３ビツト出力のアナログ・デイジタル変
換器14を用いた構成例である。この場合、アナログ・デ
イジタル変換器14は所定の入力電圧を８段階に等分して
３ビツトのデイジタル信号に変換する。入力電圧と識別
レベルとの関係を第６図に示す。第６図に示すように、
入力電圧VU,VD間を０〜７の８段階に区分した場合、VU,
VD間を２等分する電圧をV1,そしてVUとV1及びV1とVDを
２等分する電圧をそれぞれV2,V′２とすると、V1は最上
位ビツトの識別レベル、V2,V′２は第２ビツトの識別レ
ベルとなる。通常の４値識別はこの２ビツトの出力を用
いることによつて可能であるが、この実施例では電圧VU
〜V2間,V2〜V1間,V1〜Ｖ′２間,V′２〜VD間をそれぞれ
更に２等分する電圧によつて識別することにより最下位
ビツト出力とする。０〜７段階の入力信号と３ビツトの
出力信号15との関係は下表のようになる。
こうして得られた最下位ビツト出力と最上位ビツト出力
とを制御回路25内の排他的論理和回路34に入力させ、そ
の出力を利得制御用信号18とする。最上位ビツト出力及
び最下位ビツト出力をそれぞれオフセツト制御信号26,2
7として切替回路28に供給する。判定回路29は引込み状
態に応じ正常引込み状態では０、擬似引込み状態なら＋
１なる判定信号31を出力し、切替回路28にて正常引込み
時にはゲート35を開き、最下位ビツト出力27が又擬似引
込み時にはゲート36を開き最上位ビツト出力26が選択さ
れ、オフセツト制御信号32として出力される。
とを制御回路25内の排他的論理和回路34に入力させ、そ
の出力を利得制御用信号18とする。最上位ビツト出力及
び最下位ビツト出力をそれぞれオフセツト制御信号26,2
7として切替回路28に供給する。判定回路29は引込み状
態に応じ正常引込み状態では０、擬似引込み状態なら＋
１なる判定信号31を出力し、切替回路28にて正常引込み
時にはゲート35を開き、最下位ビツト出力27が又擬似引
込み時にはゲート36を開き最上位ビツト出力26が選択さ
れ、オフセツト制御信号32として出力される。
正常引込み状態において、すなわちゲート35が開かれて
いる状態でアナログ・デイジタル変換器14の入力信号レ
ベルに正の僅かの直流電圧オフセツトがある場合、前記
表に示すように最下位ビツト27は＋１になる比率が高
い。その為、低域通過フイルタ21の出力は正となり直流
増幅器12のオフセツトは負側に制御され、変換器14の入
力信号レベルは最適化される。逆に入力信号レベルに僅
かの負のオフセツトがある場合は、最下位ビツト27は−
１になる比率が高い。その為、低域通過フイルタ21の出
力は負となり直流増幅器12のオフセツトは正側に制御さ
れ、変換器14の入力信号レベルは最適化される。
いる状態でアナログ・デイジタル変換器14の入力信号レ
ベルに正の僅かの直流電圧オフセツトがある場合、前記
表に示すように最下位ビツト27は＋１になる比率が高
い。その為、低域通過フイルタ21の出力は正となり直流
増幅器12のオフセツトは負側に制御され、変換器14の入
力信号レベルは最適化される。逆に入力信号レベルに僅
かの負のオフセツトがある場合は、最下位ビツト27は−
１になる比率が高い。その為、低域通過フイルタ21の出
力は負となり直流増幅器12のオフセツトは正側に制御さ
れ、変換器14の入力信号レベルは最適化される。
ゲート36が開かれた擬似引込み状態で、例えば第２図に
示すように正側に大きくオフセツトした擬似引込み状態
になると、受信信号レベルは識別レベルV1以上になる比
率が高い為、最上位ビツト26は＋１になる比率が高い。
その為、低域通過フイルタ21の出力は正となり直流増幅
器12のオフセツトは負側に制御され、擬似引込み状態か
ら正常引込み状態に速やかに復帰することができる。同
様に、第３図に示すような負側に大きくオフセツトした
擬似引込み状態では最上位ビツト26は−１になる比率が
高い為、低域通過フイルタ21の出力は負となり、直流増
幅器12のオフセツトは正側に制御され、正常引込み状態
への速やかな復帰が可能である。
示すように正側に大きくオフセツトした擬似引込み状態
になると、受信信号レベルは識別レベルV1以上になる比
率が高い為、最上位ビツト26は＋１になる比率が高い。
その為、低域通過フイルタ21の出力は正となり直流増幅
器12のオフセツトは負側に制御され、擬似引込み状態か
ら正常引込み状態に速やかに復帰することができる。同
様に、第３図に示すような負側に大きくオフセツトした
擬似引込み状態では最上位ビツト26は−１になる比率が
高い為、低域通過フイルタ21の出力は負となり、直流増
幅器12のオフセツトは正側に制御され、正常引込み状態
への速やかな復帰が可能である。
上述の判定回路29の構成としては、最上位ビツト33のマ
ーク率を用いる方法，及び最下位ビツト27の平均電圧値
を用いる方法等がある。まず、マーク率を用いる方法に
ついて説明する。受信信号の最上位ビツト33のマーク率
が0.5に近い場合、正常引込み状態では最上位ビツトの
マーク率も0.5に近い。しかし擬似引込み状態では最上
位ビツトは＋１又は−１のどちらかの符号に偏る為、そ
のマーク率は0.5から偏移する。そこで第７図に示すよ
うに、最上位ビツト33のマーク率を検出し、マーク率は
0.5±α（αは入力信号の多値数によつて決定される）
の領域では正常引込み状態、他のマーク率では擬似引込
み状態と判定する。
ーク率を用いる方法，及び最下位ビツト27の平均電圧値
を用いる方法等がある。まず、マーク率を用いる方法に
ついて説明する。受信信号の最上位ビツト33のマーク率
が0.5に近い場合、正常引込み状態では最上位ビツトの
マーク率も0.5に近い。しかし擬似引込み状態では最上
位ビツトは＋１又は−１のどちらかの符号に偏る為、そ
のマーク率は0.5から偏移する。そこで第７図に示すよ
うに、最上位ビツト33のマーク率を検出し、マーク率は
0.5±α（αは入力信号の多値数によつて決定される）
の領域では正常引込み状態、他のマーク率では擬似引込
み状態と判定する。
マーク率を用いた判定回路29は、例えば第８図のように
構成することができる。この場合、最上位ビツト33をＤ
型フリツプフロツプ37に供給し、クロツク入力端子13の
クロツク信号に同期してサンプリングされ、そのＱ出力
デイジタル信号及びその出力反転信号はパルスカウン
タ38のカウントアツプ端子C.U及びカウントダウン端子
C.Dに入力される。カウンタ38は、カウントアツプ端子
及びカウントダウン端子に入力されたパルス数を計数
し、カウンタ38の計数値はカウントアツプ端子の入力パ
ルス数だけ加算され、カウントダウン端子の入力パルス
数だけ減算される。カウンタ38の計数値が既設定の上限
値又は下限値に達すると、カウンタ38は桁上り信号41又
は桁下り信号42を出力する。桁上り信号41及び桁下り信
号42は常時は１で桁上りが生じた時、桁下りが生じた時
にそれぞれ０になる。これら桁上り信号41,桁トリ信号4
2はAND回路43に入力され、AND回路43出力信号はＴ型フ
リツプフロツプ44に供給され、その出力信号は判定信号
31となる。正常状態ではフリツプフロツプ44の出力31は
０であるが、直流増幅器12のオフセツトが大きく正側
（負側）にずれると、最上位ビツト33が＋１（−１）と
なる比率が多くなり、カウンタ38から桁上り信号41（桁
下り信号42）が生じフリツプフロツプ44は反転してその
出力31は１となり、第５図中のゲート36を開くことにな
る。
構成することができる。この場合、最上位ビツト33をＤ
型フリツプフロツプ37に供給し、クロツク入力端子13の
クロツク信号に同期してサンプリングされ、そのＱ出力
デイジタル信号及びその出力反転信号はパルスカウン
タ38のカウントアツプ端子C.U及びカウントダウン端子
C.Dに入力される。カウンタ38は、カウントアツプ端子
及びカウントダウン端子に入力されたパルス数を計数
し、カウンタ38の計数値はカウントアツプ端子の入力パ
ルス数だけ加算され、カウントダウン端子の入力パルス
数だけ減算される。カウンタ38の計数値が既設定の上限
値又は下限値に達すると、カウンタ38は桁上り信号41又
は桁下り信号42を出力する。桁上り信号41及び桁下り信
号42は常時は１で桁上りが生じた時、桁下りが生じた時
にそれぞれ０になる。これら桁上り信号41,桁トリ信号4
2はAND回路43に入力され、AND回路43出力信号はＴ型フ
リツプフロツプ44に供給され、その出力信号は判定信号
31となる。正常状態ではフリツプフロツプ44の出力31は
０であるが、直流増幅器12のオフセツトが大きく正側
（負側）にずれると、最上位ビツト33が＋１（−１）と
なる比率が多くなり、カウンタ38から桁上り信号41（桁
下り信号42）が生じフリツプフロツプ44は反転してその
出力31は１となり、第５図中のゲート36を開くことにな
る。
なお、正常引込み領域を判定するαは、パルスカウンタ
38の計数値の上限値及び下限値の設定値により決定され
る。
38の計数値の上限値及び下限値の設定値により決定され
る。
次に平均電圧値を用いる方法について説明する。４値入
力信号の場合における判定回路29は例えば第９図のよう
に構成することができる。すなわち、アナログ・デイジ
タル変換14の最上位ビツト26を分岐し、低域通過フイル
タ45を介して平滑化した後、電圧比較器46,47に供給す
る。比較器46,47はそれぞれその入力信号を（v0＋v+）
／2,及び（v0＋v-）／２なる設定電圧値と比較し、入力
信号が設定電圧値を比較器46では正側に、比較器47は負
側に越えない場合にそれぞれ＋１を出力し、越える場合
に０を出力するものである。ここで、v0,v+,v-は第10図
に示すように、正常引込み及び擬似引込み時における平
滑化された最上位ビツトの直流電圧値である。v0は正常
引込み時、v+,v-は擬似引込み時（それぞれ正側，負側
にオフセツト）の値である。比較器46,47の出力をNAND
回路48に供給し、NAND回路48の出力は判定信号31とな
る。すなわち正常時は比較器46,47の出力は共に１でNAN
D回路48の出力31は０で、ゲート35（第５図）を開き、
擬似引込み状態になると、比較器46,47の一方の出力が
０となりNAND回路48の出力は１となり、ゲート36が開け
られる。
力信号の場合における判定回路29は例えば第９図のよう
に構成することができる。すなわち、アナログ・デイジ
タル変換14の最上位ビツト26を分岐し、低域通過フイル
タ45を介して平滑化した後、電圧比較器46,47に供給す
る。比較器46,47はそれぞれその入力信号を（v0＋v+）
／2,及び（v0＋v-）／２なる設定電圧値と比較し、入力
信号が設定電圧値を比較器46では正側に、比較器47は負
側に越えない場合にそれぞれ＋１を出力し、越える場合
に０を出力するものである。ここで、v0,v+,v-は第10図
に示すように、正常引込み及び擬似引込み時における平
滑化された最上位ビツトの直流電圧値である。v0は正常
引込み時、v+,v-は擬似引込み時（それぞれ正側，負側
にオフセツト）の値である。比較器46,47の出力をNAND
回路48に供給し、NAND回路48の出力は判定信号31とな
る。すなわち正常時は比較器46,47の出力は共に１でNAN
D回路48の出力31は０で、ゲート35（第５図）を開き、
擬似引込み状態になると、比較器46,47の一方の出力が
０となりNAND回路48の出力は１となり、ゲート36が開け
られる。
先の説明から明らかなように擬似引込み状態では、アナ
ログ・デイジタル（Ａ／Ｄ）変換器14の入力側では多値
振幅変調信号に重畳しているレベルがほヾα以上高く、
又はほヾα以上低くなつた結果、アナログ・デイジタル
（Ａ／Ｄ）変換器14の出力の最上位ビツトB1が“1"とな
る確立が大、又は“0"となる確立が大となることを検出
して擬似引込み状態か否かを判定した。従つてアナログ
・デイジタル（Ａ／Ｄ）変換器14の入力側の多値振幅変
調信号を直接分岐して、例えば第９図に示したと同様な
構成の判定回路29へ供給して平均電圧を作り、その平均
電圧が所定範囲から外れると擬似引込み状態と判定する
ようにしてもよいことは明らかである。この場合、比較
器46,47の設定電圧、更に必要に応じて低域通過フイル
タ45の時定数を適宜変更することは当然なることであ
る。
ログ・デイジタル（Ａ／Ｄ）変換器14の入力側では多値
振幅変調信号に重畳しているレベルがほヾα以上高く、
又はほヾα以上低くなつた結果、アナログ・デイジタル
（Ａ／Ｄ）変換器14の出力の最上位ビツトB1が“1"とな
る確立が大、又は“0"となる確立が大となることを検出
して擬似引込み状態か否かを判定した。従つてアナログ
・デイジタル（Ａ／Ｄ）変換器14の入力側の多値振幅変
調信号を直接分岐して、例えば第９図に示したと同様な
構成の判定回路29へ供給して平均電圧を作り、その平均
電圧が所定範囲から外れると擬似引込み状態と判定する
ようにしてもよいことは明らかである。この場合、比較
器46,47の設定電圧、更に必要に応じて低域通過フイル
タ45の時定数を適宜変更することは当然なることであ
る。
なお第８図に示した判定回路29は、第９図に示した判定
回路29をデイジタル回路で構成したものということがで
きる。つまりクロツクをカウンタ38で計数し、そのカウ
ント方向を、その時の極性に応じて、つまりＤ型フリッ
プフロップ37の出力で制御することにより、第９図中の
低域通過フイルタ45の出力と対応したデイジタル平滑出
力がカウンタ38の計数値として得られ、そのカウンタ38
の計数値が設定の上限値又は下限値に達するか否かを検
出することは、第９図でフイルタ45の出力を比較器46,4
7で（V0＋V+）／2,（V0＋V-）／２とそれぞれ比較する
ことと対応する。
回路29をデイジタル回路で構成したものということがで
きる。つまりクロツクをカウンタ38で計数し、そのカウ
ント方向を、その時の極性に応じて、つまりＤ型フリッ
プフロップ37の出力で制御することにより、第９図中の
低域通過フイルタ45の出力と対応したデイジタル平滑出
力がカウンタ38の計数値として得られ、そのカウンタ38
の計数値が設定の上限値又は下限値に達するか否かを検
出することは、第９図でフイルタ45の出力を比較器46,4
7で（V0＋V+）／2,（V0＋V-）／２とそれぞれ比較する
ことと対応する。
＜効果＞ 以上説明したようにこの発明によれば、簡易な回路構成
でありながら固定劣化の小さい多値識別，再生機能を実
現できる。又、擬似引込み状態に陥つた場合でも速やか
に復帰することが可能である為、特に入力信号の多値数
が増大した場合でも安定した識別，再生機能が得られる
利点がある。
でありながら固定劣化の小さい多値識別，再生機能を実
現できる。又、擬似引込み状態に陥つた場合でも速やか
に復帰することが可能である為、特に入力信号の多値数
が増大した場合でも安定した識別，再生機能が得られる
利点がある。
デイジタル無線通信の分野で周波数利用効率の向上を図
る為には、多値変復調技術が有効である。しかし、振幅
多値数を増大するにつれ識別余裕マージンが低下する
為、フエージング等による外乱により、従来の識別器は
擬似引込み状態に陥り易い。この発明は、このような多
値変復調方式における多値識別器として特に有効であ
る。
る為には、多値変復調技術が有効である。しかし、振幅
多値数を増大するにつれ識別余裕マージンが低下する
為、フエージング等による外乱により、従来の識別器は
擬似引込み状態に陥り易い。この発明は、このような多
値変復調方式における多値識別器として特に有効であ
る。
第１図は従来の多値識別器を示すブロツク図、第２図，
第３図はそれぞれ擬似引込み状態における４値アイパタ
ーン波形と識別レベルとの関係を示す図、第４図はこの
発明の一実施例を示すブロツク図、第５図は４値識別回
路に適用した場合の制御回路25,切替回路28の構成例を
示す図、第６図は入力信号の識別レベルを示す図、第７
図は正常及び擬似引込みを与えるマーク率を示す図、第
８図はマーク率を用いた判定回路29の一実施例を示すブ
ロック図、第９図は平均電圧を用いた判定回路29の一実
施例を示すブロック図、第10図は正常及び擬似引込みを
与える平均電圧を示す図である。 11……2n値の多値入力信号端子、12……直流増幅器、13
……クロツク入力端子、14……アナログ・デイジタル変
換器、18……利得用制御信号、23……平滑化されたオフ
セツト用制御信号、24……平滑化された利得用制御信
号、25……制御回路、26,27……オフセツト用制御信
号、28……切替回路、29……判定回路、31……判定信
号、32……選択されたオフセツト用制御信号。
第３図はそれぞれ擬似引込み状態における４値アイパタ
ーン波形と識別レベルとの関係を示す図、第４図はこの
発明の一実施例を示すブロツク図、第５図は４値識別回
路に適用した場合の制御回路25,切替回路28の構成例を
示す図、第６図は入力信号の識別レベルを示す図、第７
図は正常及び擬似引込みを与えるマーク率を示す図、第
８図はマーク率を用いた判定回路29の一実施例を示すブ
ロック図、第９図は平均電圧を用いた判定回路29の一実
施例を示すブロック図、第10図は正常及び擬似引込みを
与える平均電圧を示す図である。 11……2n値の多値入力信号端子、12……直流増幅器、13
……クロツク入力端子、14……アナログ・デイジタル変
換器、18……利得用制御信号、23……平滑化されたオフ
セツト用制御信号、24……平滑化された利得用制御信
号、25……制御回路、26,27……オフセツト用制御信
号、28……切替回路、29……判定回路、31……判定信
号、32……選択されたオフセツト用制御信号。
Claims (1)
- 【請求項１】2n（ｎは２以上正の整数）値の多値振幅変
調信号を増幅する直流増幅器を備え、その直流増幅器の
出力信号に対してアナログ・デイジタル変換器で2n値の
多値識別を行い、そのアナログ・デイジタル変換器の出
力信号を用いて前記直流増幅器のオフセット及び利得を
自動制御する多値識別回路において、 前記アナログ・デイジタル変換器の入力信号または前記
アナログ・デイジタル変換器の出力信号の最上位ビット
を平滑する平滑手段と、 その平滑手段の出力が、その正常引込み時の平均電圧と
正側及び負側の擬似引込み時の各平均電圧との両中間値
間にあるか否かを比較する比較手段と、 その比較手段の出力により前記オフセット制御信号を、
前記最上位ビットの平滑出力又は前記アナログ・デイジ
タル変換器の出力の最下位ビットの平滑出力の何れかに
切替える切替回路とを備えたことを特徴とする多値識別
回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037106A JPH0669187B2 (ja) | 1984-02-27 | 1984-02-27 | 多値識別回路 |
| US06/702,762 US4602374A (en) | 1984-02-27 | 1985-02-19 | Multi-level decision circuit |
| EP85101929A EP0153708B1 (en) | 1984-02-27 | 1985-02-22 | Multi-level decision circuit |
| CA000475068A CA1241390A (en) | 1984-02-27 | 1985-02-25 | Multi-level decision circuit |
| AU39178/85A AU560059B2 (en) | 1984-02-27 | 1985-02-26 | Multilevel decision circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037106A JPH0669187B2 (ja) | 1984-02-27 | 1984-02-27 | 多値識別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60180259A JPS60180259A (ja) | 1985-09-14 |
| JPH0669187B2 true JPH0669187B2 (ja) | 1994-08-31 |
Family
ID=12488339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59037106A Expired - Lifetime JPH0669187B2 (ja) | 1984-02-27 | 1984-02-27 | 多値識別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669187B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683264B2 (ja) * | 1986-03-03 | 1994-10-19 | 株式会社日立製作所 | 光受信回路 |
| JPS637024A (ja) * | 1986-06-27 | 1988-01-12 | Fujitsu Ltd | 自動ドリフト制御回路 |
| JP3512168B2 (ja) * | 1999-04-21 | 2004-03-29 | 松下電器産業株式会社 | 信号送受信装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58120351A (ja) * | 1982-01-13 | 1983-07-18 | Fujitsu Ltd | 直流ずれ補償方式 |
| US4449102A (en) * | 1982-03-15 | 1984-05-15 | Bell Telephone Laboratories, Incorporated | Adaptive threshold circuit |
-
1984
- 1984-02-27 JP JP59037106A patent/JPH0669187B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60180259A (ja) | 1985-09-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |