JPH0669206A - 半導体素子の配線形成方法 - Google Patents
半導体素子の配線形成方法Info
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 不純物を添加したＡｌ−Ｓｉ系合金膜を覆う
ＴｉＮ膜を形成し、アニールすることにより、Ａｌのグ
レインサイズを増大させ、エレクトロマイグレーション
の向上を図り、ヒロックの発生を抑制する。 【構成】 半導体素子の配線形成方法において、配線層
となるＡｌ−Ｓｉ−Ｃｕ膜を形成し、この膜をパターニ
ングして、配線１３を形成し、この配線１３をＴｉＮ膜
１４で覆ってアニールを行い、Ａｌグレインサイズの大
きい電極１５を形成する。
ＴｉＮ膜を形成し、アニールすることにより、Ａｌのグ
レインサイズを増大させ、エレクトロマイグレーション
の向上を図り、ヒロックの発生を抑制する。 【構成】 半導体素子の配線形成方法において、配線層
となるＡｌ−Ｓｉ−Ｃｕ膜を形成し、この膜をパターニ
ングして、配線１３を形成し、この配線１３をＴｉＮ膜
１４で覆ってアニールを行い、Ａｌグレインサイズの大
きい電極１５を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の配線形成
方法に関するものである。
方法に関するものである。
【０００２】
【従来の技術】従来、かかる半導体素子の配線構造とし
ては以下に記載されるようなものがあった。図４はかか
る従来の半導体素子の配線構造を示す断面図である。こ
の図に示すように、まず、拡散層を有するＩＣ基板１上
に絶縁膜（例えば、ＢＰＳＧ膜）２をＣＶＤ法にて形成
する。
ては以下に記載されるようなものがあった。図４はかか
る従来の半導体素子の配線構造を示す断面図である。こ
の図に示すように、まず、拡散層を有するＩＣ基板１上
に絶縁膜（例えば、ＢＰＳＧ膜）２をＣＶＤ法にて形成
する。
【０００３】次に、配線となるＡｌ−Ｓｉ系合金膜をス
パッタ法により形成した後、パターニングを行い、配線
３をホトリソ・エッチングで形成する。その後、シンタ
を行い、パッシベーション膜（例えば、ＳｉＮ膜）４を
ＣＶＤ法により形成する。これによって、半導体素子が
完成する。しかしながら、集積度が増加するにつれて配
線幅、配線間隔が狭くなり、様々な問題が生じてきてい
る。数例を挙げると、エレクトロマイグレーション、ス
トレスマイグレーションによる断線及びＡｌの欠損、ヒ
ロック形成による層内、層間ショート等である。
パッタ法により形成した後、パターニングを行い、配線
３をホトリソ・エッチングで形成する。その後、シンタ
を行い、パッシベーション膜（例えば、ＳｉＮ膜）４を
ＣＶＤ法により形成する。これによって、半導体素子が
完成する。しかしながら、集積度が増加するにつれて配
線幅、配線間隔が狭くなり、様々な問題が生じてきてい
る。数例を挙げると、エレクトロマイグレーション、ス
トレスマイグレーションによる断線及びＡｌの欠損、ヒ
ロック形成による層内、層間ショート等である。
【０００４】これらの問題に対して、Ａｌ中に不純物を
添加することにより、Ａｌの膜質を改善する方法が一般
的に行われている。その元素とは、Ｃｕ，Ｔｉ，Ｐｄ，
Ｈｆ，Ｂ，Ｎ，Ｏ，…等、様々であるが、特に代表的で
あるのがＣｕである。その例を示すと以下のようであ
る。なお、図は省略する。前述と同様に、ＩＣ基板上に
絶縁膜を形成した後、Ａｌ−Ｓｉ−Ｃｕのターゲットを
用いてスパッタ法により、Ａｌ−Ｓｉ−Ｃｕ膜を推積
し、ホトリソ・エッチングにより、パターニングを行
い、シンタ後、パッシベーション膜を形成して完成とな
る。
添加することにより、Ａｌの膜質を改善する方法が一般
的に行われている。その元素とは、Ｃｕ，Ｔｉ，Ｐｄ，
Ｈｆ，Ｂ，Ｎ，Ｏ，…等、様々であるが、特に代表的で
あるのがＣｕである。その例を示すと以下のようであ
る。なお、図は省略する。前述と同様に、ＩＣ基板上に
絶縁膜を形成した後、Ａｌ−Ｓｉ−Ｃｕのターゲットを
用いてスパッタ法により、Ａｌ−Ｓｉ−Ｃｕ膜を推積
し、ホトリソ・エッチングにより、パターニングを行
い、シンタ後、パッシベーション膜を形成して完成とな
る。
【０００５】これにより、ヒロックの生成し難い信頼性
の高いＡｌ配線を有する半導体素子が得られる。
の高いＡｌ配線を有する半導体素子が得られる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体素子の配線形成方法の場合、添加した不
純物がＡｌの粒界に析出するため、シンタによるＡｌ粒
怪の成長がしにくい。そのため、グレインサイズが小さ
くなり、エレクトロマイグレーション特性が劣化する等
の問題点があった。
た従来の半導体素子の配線形成方法の場合、添加した不
純物がＡｌの粒界に析出するため、シンタによるＡｌ粒
怪の成長がしにくい。そのため、グレインサイズが小さ
くなり、エレクトロマイグレーション特性が劣化する等
の問題点があった。
【０００７】本発明は、以上述べたＡｌ−Ｓｉ系合金に
不純物を添加することにより、Ａｌのグレインサイズが
小さくなり、エレクトロマイグレーション耐性を劣化さ
せてしまうという問題点を除去するため、不純物を添加
したＡｌ−Ｓｉ系合金膜を覆うＴｉＮ膜を形成し、アニ
ールすることにより、Ａｌのグレインサイズを増大さ
せ、エレクトロマイグレーションの向上を図り、ヒロッ
クの発生を抑制することができる信頼性の高い半導体素
子の配線形成方法を提供することを目的とする。
不純物を添加することにより、Ａｌのグレインサイズが
小さくなり、エレクトロマイグレーション耐性を劣化さ
せてしまうという問題点を除去するため、不純物を添加
したＡｌ−Ｓｉ系合金膜を覆うＴｉＮ膜を形成し、アニ
ールすることにより、Ａｌのグレインサイズを増大さ
せ、エレクトロマイグレーションの向上を図り、ヒロッ
クの発生を抑制することができる信頼性の高い半導体素
子の配線形成方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体素子の配線形成方法において、配
線層となる不純物を添加したＡｌ−Ｓｉ系合金膜を形成
し、該合金膜をパターニングして、配線を形成し、該配
線をＴｉＮ膜で覆ってアニールを行い、Ａｌグレインサ
イズの大きい電極を形成するようにしたものである。
成するために、半導体素子の配線形成方法において、配
線層となる不純物を添加したＡｌ−Ｓｉ系合金膜を形成
し、該合金膜をパターニングして、配線を形成し、該配
線をＴｉＮ膜で覆ってアニールを行い、Ａｌグレインサ
イズの大きい電極を形成するようにしたものである。
【０００９】
【作用】本発明によれば、半導体素子の配線形成方法に
おいて、不純物を添加したＡｌ−Ｓｉ系合金膜を形成
し、パターニングを行った後、ＴｉＮ膜を形成し、シン
タ後、グレインサイズを増大させた配線を形成する。し
たがって、配線パターンのＡｌのグレインサイズが増大
するため、エレクトロマイグレーションが向上するとと
もに、配線パターンの全面をＴｉＮで覆ってアニールす
るようにしたので、ヒロックの発生を抑制することがで
きる。
おいて、不純物を添加したＡｌ−Ｓｉ系合金膜を形成
し、パターニングを行った後、ＴｉＮ膜を形成し、シン
タ後、グレインサイズを増大させた配線を形成する。し
たがって、配線パターンのＡｌのグレインサイズが増大
するため、エレクトロマイグレーションが向上するとと
もに、配線パターンの全面をＴｉＮで覆ってアニールす
るようにしたので、ヒロックの発生を抑制することがで
きる。
【００１０】また、前記ＴｉＮ膜のストレスを圧縮性
で、かつ３×１０9 ｄｙｎ／ｃｍ2 以上にすると好適で
ある。更に、配線の側壁部にのみＴｉＮ膜を残すことに
より、配線の強度を高めることができる。
で、かつ３×１０9 ｄｙｎ／ｃｍ2 以上にすると好適で
ある。更に、配線の側壁部にのみＴｉＮ膜を残すことに
より、配線の強度を高めることができる。
【００１１】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示す半導
体素子の配線形成工程断面図、図２は本発明の配線とし
てのＡｌグレインサイズを示す図である。まず、図１
（ａ）に示すように、ＩＣ基板１１上に層間絶縁膜１２
（例えば、ＢＰＳＧ膜）をＣＶＤ法により６０００Å形
成する。その後、その層間絶縁膜１２の平坦化のためフ
ロー熱処理を行う。熱処理はＮ2 雰囲気で９５０℃、１
５分行う。平坦になった後、配線層となる不純物を添加
したＡｌ−Ｓｉ系合金膜（例えばＡｌ−Ｓｉ−Ｃｕ膜）
をスパッタ法により、５０００Å形成し、ホトリソ・エ
ッチングにて、パターニングを行い、Ａｌ−Ｓｉ−Ｃｕ
膜からなる配線１３を形成する。
がら詳細に説明する。図１は本発明の実施例を示す半導
体素子の配線形成工程断面図、図２は本発明の配線とし
てのＡｌグレインサイズを示す図である。まず、図１
（ａ）に示すように、ＩＣ基板１１上に層間絶縁膜１２
（例えば、ＢＰＳＧ膜）をＣＶＤ法により６０００Å形
成する。その後、その層間絶縁膜１２の平坦化のためフ
ロー熱処理を行う。熱処理はＮ2 雰囲気で９５０℃、１
５分行う。平坦になった後、配線層となる不純物を添加
したＡｌ−Ｓｉ系合金膜（例えばＡｌ−Ｓｉ−Ｃｕ膜）
をスパッタ法により、５０００Å形成し、ホトリソ・エ
ッチングにて、パターニングを行い、Ａｌ−Ｓｉ−Ｃｕ
膜からなる配線１３を形成する。
【００１２】その後、図１（ｂ）に示すように、ＴｉＮ
膜１４を、Ｎ2 による反応性でＮ2４０〜１００％，２
〜１４ｍＴｏｒｒ，１〜５ｋｗ，ＲＴ〜２００℃条件の
スパッタ法により、１０００Å形成し、水素雰囲気中で
４００℃、３０分のアニールを行うことにより、Ａｌの
グレインサイズが増大した配線１５が形成される。ここ
で、図５に示すように、Ａｌ−Ｓｉ−Ｃｕ膜のみの場合
のアニールによるＡｌのグレインサイズは比較的小さい
が、本発明のように、Ａｌ−Ｓｉ−Ｃｕ膜をＴｉＮ膜で
覆って、アニールを行った場合には、図２に示すよう
に、Ａｌのグレインサイズが大きな配線が形成される。
膜１４を、Ｎ2 による反応性でＮ2４０〜１００％，２
〜１４ｍＴｏｒｒ，１〜５ｋｗ，ＲＴ〜２００℃条件の
スパッタ法により、１０００Å形成し、水素雰囲気中で
４００℃、３０分のアニールを行うことにより、Ａｌの
グレインサイズが増大した配線１５が形成される。ここ
で、図５に示すように、Ａｌ−Ｓｉ−Ｃｕ膜のみの場合
のアニールによるＡｌのグレインサイズは比較的小さい
が、本発明のように、Ａｌ−Ｓｉ−Ｃｕ膜をＴｉＮ膜で
覆って、アニールを行った場合には、図２に示すよう
に、Ａｌのグレインサイズが大きな配線が形成される。
【００１３】その後、図１（ｃ）に示すように、異方性
エッチングにて、ＴｉＮ膜１４を配線１５の側壁部のみ
残して除去する。そして、ＣＶＤ法により、パッシベー
ション膜１６を形成することにより、Ａｌグレインサイ
ズの大きな、エレクトロマイグレーションの向上し、し
かも、サイドヒロックの全く発生しない半導体素子の配
線１５が完成する。
エッチングにて、ＴｉＮ膜１４を配線１５の側壁部のみ
残して除去する。そして、ＣＶＤ法により、パッシベー
ション膜１６を形成することにより、Ａｌグレインサイ
ズの大きな、エレクトロマイグレーションの向上し、し
かも、サイドヒロックの全く発生しない半導体素子の配
線１５が完成する。
【００１４】また、図３はＴｉＮによるＡｌグレインサ
ンズの拡大特性を示す図であり、横軸にＴｉＮ膜のスト
レス（内部応力）（１×１０9 ｄｙｎ／ｃｍ2 ）を示
し、０を境にして右側が圧縮性内部応力、左側が引張性
内部応力を示している。縦軸はＡｌグレインサイズ（μ
ｍ）を示している。○はＴｉＮ膜無の場合、●はＴｉＮ
膜によって被覆された場合を示している。
ンズの拡大特性を示す図であり、横軸にＴｉＮ膜のスト
レス（内部応力）（１×１０9 ｄｙｎ／ｃｍ2 ）を示
し、０を境にして右側が圧縮性内部応力、左側が引張性
内部応力を示している。縦軸はＡｌグレインサイズ（μ
ｍ）を示している。○はＴｉＮ膜無の場合、●はＴｉＮ
膜によって被覆された場合を示している。
【００１５】また、図３に示すように、ＴｉＮ膜のスト
レスを圧縮性の３×１０9 ｄｙｎ／ｃｍ2 以上にするこ
とにより、Ａｌのグレインサイズは更に大きくなること
がわかる。なお、前記配線の不純物はＣｕの他にＴｉ，
Ｐｄ，Ｈｆ，Ｂ，Ｚｒ，Ｏ，Ｎのうちの１つもしくは２
つ以上を含むようにしてもよい。
レスを圧縮性の３×１０9 ｄｙｎ／ｃｍ2 以上にするこ
とにより、Ａｌのグレインサイズは更に大きくなること
がわかる。なお、前記配線の不純物はＣｕの他にＴｉ，
Ｐｄ，Ｈｆ，Ｂ，Ｚｒ，Ｏ，Ｎのうちの１つもしくは２
つ以上を含むようにしてもよい。
【００１６】更に、上記実施例では、第１配線層１５の
みを示したが、第１配線層１５のみならず、多層配線の
２層以上の配線層にも適用できる。また、上記実施例で
は、側壁部にＴｉＮ膜１４を残したが、ＴｉＮ膜１４を
全面除去して、Ａｌ−Ｓｉ−Ｃｕ膜のみを残すようにし
てもよい。なお、本発明は上記実施例に限定されるもの
ではなく、本発明の趣旨に基づいて種々の変形が可能で
あり、これらを本発明の範囲から排除するものではな
い。
みを示したが、第１配線層１５のみならず、多層配線の
２層以上の配線層にも適用できる。また、上記実施例で
は、側壁部にＴｉＮ膜１４を残したが、ＴｉＮ膜１４を
全面除去して、Ａｌ−Ｓｉ−Ｃｕ膜のみを残すようにし
てもよい。なお、本発明は上記実施例に限定されるもの
ではなく、本発明の趣旨に基づいて種々の変形が可能で
あり、これらを本発明の範囲から排除するものではな
い。
【００１７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、不純物を添加したＡｌ−Ｓｉ系合金膜をパター
ニングして、Ａｌ−Ｓｉ系合金膜の配線を形成し、その
上に、ＴｉＮ膜を形成した状態でアニールを行うように
したので、配線パターンのＡｌのグレインサイズが増大
するため、エレクトロマイグレーションの向上を図るこ
とができる。
よれば、不純物を添加したＡｌ−Ｓｉ系合金膜をパター
ニングして、Ａｌ−Ｓｉ系合金膜の配線を形成し、その
上に、ＴｉＮ膜を形成した状態でアニールを行うように
したので、配線パターンのＡｌのグレインサイズが増大
するため、エレクトロマイグレーションの向上を図るこ
とができる。
【００１８】また、配線パターンの全面をＴｉＮ膜で覆
ってアニールするようにしたので、ヒロックの発生を抑
制することができる。更に、ＴｉＮ膜を除去する時、全
面除去してもかまわないが、側壁部にＴｉＮ膜を残すこ
とにより、更なる配線の強化を図ることができる。
ってアニールするようにしたので、ヒロックの発生を抑
制することができる。更に、ＴｉＮ膜を除去する時、全
面除去してもかまわないが、側壁部にＴｉＮ膜を残すこ
とにより、更なる配線の強化を図ることができる。
【図１】本発明の実施例を示す半導体素子の配線形成工
程断面図である。
程断面図である。
【図２】本発明の配線としてのＡｌグレインサイズを示
す図である。
す図である。
【図３】ＴｉＮによるＡｌグレインサンズの拡大特性を
示す図である。
示す図である。
【図４】従来の半導体素子の配線構造を示す断面図であ
る。
る。
【図５】従来のＡｌグレインサンズを示す図である。
１１ ＩＣ基板 １２ 層間絶縁膜 １３ 配線 １４ ＴｉＮ膜 １５ Ａｌグレインサイズの大きな配線 １６ パッシベーション膜
Claims (1)
- 【請求項１】（ａ）配線層となる不純物を添加したＡｌ
−Ｓｉ系合金膜を形成し、 （ｂ）該合金膜をパターニングして、配線を形成し、 （ｃ）該配線をＴｉＮ膜で覆ってアニールを行い、 （ｄ）Ａｌグレインサイズの大きい電極を形成すること
を特徴とする半導体素子の配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21920192A JP3233997B2 (ja) | 1992-08-18 | 1992-08-18 | 半導体素子の配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21920192A JP3233997B2 (ja) | 1992-08-18 | 1992-08-18 | 半導体素子の配線形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669206A true JPH0669206A (ja) | 1994-03-11 |
| JP3233997B2 JP3233997B2 (ja) | 2001-12-04 |
Family
ID=16731795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21920192A Expired - Fee Related JP3233997B2 (ja) | 1992-08-18 | 1992-08-18 | 半導体素子の配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3233997B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6509300B1 (ja) | 2017-10-25 | 2019-05-08 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-08-18 JP JP21920192A patent/JP3233997B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3233997B2 (ja) | 2001-12-04 |
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