JPH0669438A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、ｐ⁺シリコンゲート電界効果トラン
ジスタを有する半導体装置の製造方法に関し、ゲート電
極としての半導体膜中に導入されたボロンが下方のチャ
ネル領域層に拡散するのを抑制し、短チャネル効果の抑
制が有効に行われるようにすることができる半導体装置
の製造方法の提供を目的とする。 【構成】シリコン基板１３上にシリコン酸化膜１５を形
成した後、イオン注入によりシリコン酸化膜１５に窒素
を導入し、続いて加熱処理する工程と、シリコン酸化膜
１５の表層を除去し、窒素濃度の高い領域を表出する工
程と、シリコン酸化膜15ａ上にシリコン膜を形成した
後、シリコン膜にボロンを導入する工程と、シリコン膜
をパターニングしてゲート電極を形成する工程とを含み
構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
関し、更に詳しく言えば、ｐ⁺シリコンゲート電界効果
トランジスタを有する半導体装置の製造方法に関する。

【０００２】

【従来の技術】近年、消費電力の削減等のため、相補型
絶縁ゲート型電界効果トランジスタ（以下、ＣＭＯＳと
称する。）が用いられるようになっている。そのゲート
電極として高温の熱処理にも耐えるように、ポリシリコ
ン膜が用いられ、通常、抵抗を下げるため、リンがドー
プされている。

【０００３】しかし、ｐチャネルＭＯＳ（以下、ｐ−Ｍ
ＯＳと称する。）側でｎ⁺シリコンゲート／ゲート絶縁
膜／ｎ型の半導体基板、ｎチャネルＭＯＳ（以下、ｎ−
ＭＯＳと称する。）側でｎ⁺シリコンゲート／ゲート絶
縁膜／ｐ型の半導体基板という組合せが生じるが、ゲー
トポリシリコンのエネルギバンドと半導体基板のエネル
ギバンドとの間の関係より、ｎ−ＭＯＳ側のｐ型の半導
体基板はアキュミュレートし、反転しにくくなるのに対
し、ｐ−ＭＯＳ側のｎ型の半導体基板のエネルギバンド
はフラットバンドに近くなり、半導体基板はｎ−ＭＯＳ
側より反転し易くなる。従って、高密度化のため、ゲー
ト長が短くされる場合、ｐ−ＭＯＳ側で短チャネル効果
が生じ易くなる。

【０００４】このため、ｐ−ＭＯＳ側のゲートポリシリ
コン膜にリンの代わりにボロンを導入し、ｐ⁺シリコン
ゲート／ゲート絶縁膜／ｎ型の半導体基板という組合せ
になるようにして短チャネル効果を抑制している。

【０００５】図９（ａ）〜（ｄ），図１０（ｅ），
（ｆ）は、従来例のｐ⁺シリコンゲートを有するｐ−Ｍ
ＯＳの製造方法について説明する断面図である。まず、
素子形成領域１のシリコン基板３上に形成された不図示
のシリコン窒化膜をマスクとしてシリコン基板３を選択
的に酸化し、素子分離領域２となる領域のｎ型のシリコ
ン基板３上にフィールド絶縁膜４を形成する。

【０００６】次いで、シリコン窒化膜を除去してシリコ
ン基板３を表出した（図９（ａ））後、素子形成領域１
のシリコン基板３にゲート絶縁膜となるシリコン酸化膜
５を熱酸化により形成する。

【０００７】次に、全面にゲート電極となるポリシリコ
ン膜６を形成した（図９（ｃ））後、ｐ型不純物のボロ
ンを導入し、ポリシリコン膜６をｐ⁺型化する（図９
（ｄ））。

【０００８】次いで、素子形成領域１のゲート電極を形
成すべき領域のポリシリコン膜６上にレジストパターン
７を形成した後、レジストパターン７をマスクとしてポ
リシリコン膜６を選択的にエッチング・除去し、シリコ
ン酸化膜５上にゲート電極６ａを形成する（図１０
（ｅ））。

【０００９】次に、イオン注入によりゲート電極６ａの
両側のシリコン基板３にボロンを導入した後、アニール
してｐ⁺型のソース／ドレイン領域層（以下、Ｓ／Ｄ領
域層と称する。）８ａ，８ｂを形成する。その後、層間
絶縁膜９を形成した後、Ｓ／Ｄ領域層８ａ，８ｂ上の層
間絶縁膜９にコンタクトホール９ａ，９ｂを形成し、続
いて、Ｓ／Ｄ領域層８ａ，８ｂに接続してソース／ドレ
イン電極（以下、Ｓ／Ｄ電極と称する。）10ａ，10ｂを
形成すると、ｐ−ＭＯＳが完成する（図１０（ｆ））。

【００１０】

【発明が解決しようとする課題】上記従来の方法による
と、図１０（ｆ）に示すようにイオン注入によりゲート
電極６ａの両側に導入されたボロンをアニールする際、
ゲート電極６ａ中のボロンがゲート絶縁膜５ａを通過し
てゲート電極６ａ下のチャネル領域層となるシリコン基
板３に拡散する。このため、ｎ型のシリコン基板３が反
転し易くなり、短チャネル効果を防止するためゲート電
極６ａにボロンを導入したにもかかわらず、短チャネル
効果が生じやすくなるという問題がある。

【００１１】本発明はかかる従来例の問題点に鑑み創作
されたものであり、ゲート電極としての半導体膜中に導
入されたボロンが下方のチャネル領域層に拡散するのを
抑制し、短チャネル効果の抑制が有効に行われるように
することができる半導体装置の製造方法の提供を目的と
する。

【００１２】

【課題を解決するための手段】上記課題は、第１に、一
導電型の半導体基板上にゲート絶縁膜と、該ゲート絶縁
膜上の反対導電型不純物を含む半導体膜からなるゲート
電極と、前記ゲート電極の両側の半導体基板の表層の反
対導電型のソース／ドレイン領域層と、該ソース／ドレ
イン領域層と接続するソース／ドレイン電極とを有する
半導体装置の製造方法であって、前記半導体基板上に前
記ゲート絶縁膜となる絶縁膜を形成した後、前記絶縁膜
中の導電型不純物の拡散を抑制する元素を該絶縁膜に導
入する工程と、前記絶縁膜上に前記半導体膜を形成した
後、該半導体膜に反対導電型不純物を導入する工程と、
前記半導体膜をパターニングしてゲート電極を形成する
工程とを有する半導体装置の製造方法によって達成さ
れ、第２に、ｎ型のシリコン基板上に窒素を含むシリコ
ン酸化膜からなるゲート絶縁膜と、該ゲート絶縁膜上の
ボロンを含むシリコン膜からなるゲート電極と、前記ゲ
ート電極の両側のシリコン基板の表層のｐ型のソース／
ドレイン領域層と、該ソース／ドレイン領域層と接続す
るソース／ドレイン電極とを有する半導体装置の製造方
法であって、前記シリコン基板上に前記シリコン酸化膜
を形成した後、イオン注入により前記シリコン酸化膜に
窒素を導入し、続いて加熱処理する工程と、前記シリコ
ン酸化膜の表層を除去し、前記窒素濃度の高い領域を表
出する工程と、前記シリコン酸化膜上にシリコン膜を形
成した後、該シリコン膜にボロンを導入する工程と、前
記シリコン膜をパターニングしてゲート電極を形成する
工程とを有する半導体装置の製造方法によって達成さ
れ、第３に、前記シリコン酸化膜の表層を除去する方法
は、弗酸を含む溶液によりエッチングする方法であるこ
とを特徴とする第２の発明に記載の半導体装置の製造方
法によって達成され、第４に、前記シリコン酸化膜の表
層を除去する方法は、物理的及び化学的に研磨する方法
であることを特徴とする第２の発明に記載の半導体装置
の製造方法によって達成される。

【００１３】

【作 用】本発明に係る半導体装置の製造方法によれ
ば、絶縁膜、例えばシリコン酸化膜からなるゲート絶縁
膜に絶縁膜中の反対導電型不純物、例えばボロンの拡散
を抑制する元素、例えば窒素をイオン注入して、窒素を
含むシリコン酸化膜を形成しているので、後の加熱処理
の際、例えばソース／ドレイン領域層を形成する為のイ
オン注入後にアニールする際、この窒素を含むシリコン
酸化膜によりゲート電極中のボロンの下方のシリコン基
板（半導体基板）への拡散が抑制される。従って、ゲー
ト電極下方のチャネル領域層はｎ型（一導電型）の初期
の濃度が保持されるので、ボロン（反対導電型不純物）
を含むシリコンゲートにより短チャネル効果の抑制が有
効に行われる。

【００１４】また、シリコン酸化膜中にイオン注入によ
り窒素（絶縁膜中の反対導電型不純物の拡散を抑制する
元素）を導入しているので、窒素濃度の高い領域層は内
部に形成されるが、表層を除去して窒素濃度の高い領域
を表出しているので、ボロンの導入されたシリコン膜と
シリコン酸化膜との界面でシリコン酸化膜へのボロンの
拡散が抑制される。

【００１５】更に、シリコン酸化膜の表層を除去するの
に、物理的及び化学的な研磨方法を用いることにより、
半導体基板表面全体を平坦化することができる。

【００１６】

【実施例】以下に、本発明の実施例に係る半導体装置の
製造方法について図を参照しながら説明する。

【００１７】（１）第１の実施例 図１（ａ）〜（ｄ），図２（ｅ）〜（ｈ）は、本発明の
第１の実施例に係る半導体装置の製造方法について説明
する断面図である。なお、ここではＣＭＯＳを構成する
ｎ−ＭＯＳ及びｐ−ＭＯＳのうち、ｐ−ＭＯＳの製造方
法のみについて説明する。

【００１８】まず、濃度約８×１０¹⁵ｃｍ^-3のリンがド
ープされたｎ型シリコン基板（半導体基板）１３の全面
に不図示のパッド酸化膜及びシリコン窒化膜を順次形成
した後、シリコン窒化膜をパターニングして素子形成領
域１１のパッド酸化膜上に残存する。続いて、ウエット
酸素雰囲気中，温度９００℃の条件で、素子形成領域１
１に残存するシリコン窒化膜をマスクとしてシリコン基
板１３を選択的に熱酸化し、素子分離領域１２となる領
域のシリコン基板１３上に膜厚約6000Åのシリコン酸化
膜からなるフィールド絶縁膜１４を形成する（図１
（ａ））。

【００１９】次いで、燐酸ボイルによりシリコン窒化膜
を除去した後、希弗酸によりパッド酸化膜を除去し、素
子形成領域１１のシリコン基板１３を表出する。続い
て、素子形成領域１１のシリコン基板１３にゲート絶縁
膜となる膜厚約２００Åのシリコン酸化膜（絶縁膜）１
５を熱酸化により形成する（図１（ｂ））。

【００２０】次に、角度７°，ドーズ量１×１０¹⁴ｃｍ
^-2，加速エネルギ５ｋｅＶの条件で、シリコン酸化膜１
５のほぼ中央部領域に濃度分布のピークを持つように窒
素（絶縁膜中の導電型不純物の拡散を抑制する元素）を
イオン注入により導入した後、窒素ガス雰囲気中、温度
1000℃の条件で、３０分間アニールする（図１
（ｃ））。このときのシリコン酸化膜１５中の窒素の濃
度分布を図３に示す。図３において、縦軸は窒素濃度
（ｃｍ^-3）を示し、横軸はシリコン酸化膜１５の表面か
らシリコン基板１３側に向かう距離（ｎｍ）を示す。

【００２１】次いで、シリコン酸化膜１５の表層約１０
０Åを希弗酸でエッチングにより除去する。これによ
り、窒素濃度の高い中央部領域が表出する（図１
（ｄ））。次に、全面にゲート電極となる膜厚約2000Å
のポリシリコン膜（半導体膜；シリコン膜）１６をＣＶ
Ｄ法により形成する（図２（ｅ））。

【００２２】続いて、ドーズ量１×１０¹⁵ｃｍ^-2，加速
エネルギ１０ｋｅＶの条件で、イオン注入によりｐ型不
純物（反対導電型不純物）のボロンをポリシリコン膜１
６に導入した後、窒素ガス雰囲気中、温度９５０℃で、
３０分間アニールして、ポリシリコン膜１６をｐ⁺型化
する（図２（ｆ））。なお、ＳＩＭＳ法により調査し
た、アニール後のシリコン基板１３中のボロンの濃度分
布を図４に示す。図４において、縦軸はボロン濃度（ｃ
ｍ^-3）を示し、横軸はシリコン酸化膜15ａの表面からシ
リコン基板１３側に向かう距離（ｎｍ）を示す。即ち、
従来の場合、シリコン基板１３中に１×１０¹⁷ｃｍ^-3以
上含むのに対して、第１の実施例の場合、シリコン基板
１３中のボロン濃度は１０¹⁵ｃｍ^-3程度に低下してお
り、シリコン酸化膜15ａ中のボロンの拡散が抑制されて
いることを示している。更に、窒素の導入によるシリコ
ン基板１３／シリコン酸化膜15ａの界面準位の発生状態
を調べるため、Ｃ−Ｖ特性の時間変動を測定することに
より界面準位密度分布を調査した。その結果を図５に示
す。図５において、縦軸は界面準位密度（ｃｍ^-2ｅ
Ｖ^-1）を示し、横軸は価電子帯の頂上から伝導帯の底に
向かうエネルギ（ｅＶ）を示す。図５に示す結果によれ
ば、シリコン基板１３／シリコン酸化膜15ａの界面準位
密度はシリコン基板／ａｓ−ｇｒｏｗｎシリコン酸化膜
の界面準位密度とほぼ同じ程度であり、窒素導入による
界面状態の悪化は生じないことが確認できた。

【００２３】次いで、素子形成領域１１のゲート電極を
形成すべき領域のポリシリコン膜１６上にレジストパタ
ーン１７を形成した後、レジストパターン１７をマスク
としてポリシリコン膜１６を選択的にエッチング・除去
し、シリコン酸化膜１５上にゲート電極16ａを形成する
（図２（ｇ））。

【００２４】次に、イオン注入によりゲート電極16ａの
両側のシリコン基板１３にボロンを導入した後、アニー
ルしてｐ⁺型のＳ／Ｄ領域層18ａ，18ｂを形成する。そ
の後、層間絶縁膜１９を形成した後、Ｓ／Ｄ領域層18
ａ，18ｂ上の層間絶縁膜１９にコンタクトホール19ａ，
19ｂを形成し、続いて、Ｓ／Ｄ領域層18ａ，18ｂに接続
してＳ／Ｄ電極20ａ，20ｂを形成すると、ｐ−ＭＯＳが
完成する（図２（ｈ））。

【００２５】次に、上記のようにして作成されたｐ−Ｍ
ＯＳのゲート絶縁膜15ｂの膜質の良否を調べるため、ゲ
ート電極16ａ／シリコン基板１３間に電圧を印加し、絶
縁破壊耐圧の分布について調査した。その結果を図６
（ａ）のヒストグラムで示す。絶縁破壊耐圧はゲート絶
縁膜15ｂの膜厚で割って電界強度（ＭＶ／ｃｍ）に換算
している。なお、比較のため、ａｓ−ｇｒｏｗｎシリコ
ン酸化膜の場合についても調査した（図６（ｂ））。そ
の結果によれば、絶縁破壊耐圧はａｓ−ｇｒｏｗｎシリ
コン酸化膜の場合と比較して高く、膜質の改良がなされ
ていることを示している。

【００２６】以上説明したように、本発明の第１の実施
例によれば、ゲート絶縁膜15ｂとなるシリコン酸化膜１
５に窒素をイオン注入して、窒素を含むシリコン酸化膜
15ａを形成しているので、ゲート電極16ａ中のボロンは
窒素を含むシリコン酸化膜15ａにより下方のシリコン基
板１３への拡散が抑制される。従って、ゲート電極16ａ
下方のシリコン基板１３表層のチャネル領域層でｎ型
（一導電型）の初期の濃度が保持されるので、ｐ⁺シリ
コンゲートにより短チャネル効果の抑制が有効に行われ
る。

【００２７】また、シリコン酸化膜１５中にイオン注入
により窒素を導入しているので、窒素濃度の高い領域層
は内部に形成されるが、シリコン酸化膜１５の表層を除
去して窒素濃度の高い領域を表出しているので、ゲート
電極16ａとシリコン酸化膜15ａとの界面でシリコン酸化
膜15ａへのボロンの拡散が抑制され、より有効にチャネ
ル領域層への拡散が抑制される。

【００２８】なお、第１の実施例では、シリコン酸化膜
１５の表層を除去するのに、希弗酸を用いているが、弗
酸＋硝酸を含む溶液を用いることもできる。また、シリ
コン酸化膜１５に窒素を導入した後、シリコン酸化膜１
５の表層を除去しているが、除去しなくてもよい。この
場合、シリコン酸化膜の表層は窒素濃度が低いが、シリ
コン酸化膜の中央部に窒素の高濃度領域層を有するの
で、ゲート電極側から拡散してくるボロンに対して窒素
の高濃度領域層がボロンのシリコン基板側への通過を抑
制する。従って、ゲート電極下方のチャネル領域層での
初期の濃度が保持され、短チャネル効果の抑制が有効に
行われる。この場合、シリコン酸化膜の初期の膜厚は所
望の膜厚にしておく必要がある。

【００２９】（２）第２の実施例 図７（ａ）〜（ｄ），図８（ｅ）〜（ｈ）は、本発明の
第２の実施例のｐ−ＭＯＳの製造方法について説明する
断面図である。第１の実施例と異なるところは、第１の
実施例では、シリコン酸化膜１５の表層を除去するの
に、希弗酸によるウエットエッチングを用いているが、
第２の実施例では、化学的及び物理的な研磨方法を用い
ていることである。

【００３０】即ち、図１（ａ）〜（ｃ）に示す工程と同
様な工程を経て、シリコン酸化膜１５中に窒素（絶縁膜
中での導電型不純物の拡散を抑制する元素）を導入した
（図７（ａ）〜（ｃ））後、石英からなる研磨粒を含む
アルカリ系の溶液を研磨布に塗布して研磨布を回転さ
せ、シリコン基板１３の被エッチング面と接触させて化
学的及び物理的にエッチングする。これにより、シリコ
ン酸化膜１５の表層が除去されるとともに、フィールド
絶縁膜１４の表層も除去され、シリコン基板１３表面全
体が平坦化する（図７（ｄ））。

【００３１】次いで、膜厚約２０００Åのポリシリコン
膜（半導体膜；シリコン膜）16ｂをＣＶＤ法により形成
する（図８（ｅ））。次に、ドーズ量１×１０¹⁵ｃ
ｍ^-2，加速エネルギ１０ｋｅＶの条件で、イオン注入に
よりｐ型不純物（反対導電型不純物）のボロンをポリシ
リコン膜16ｂに導入し、ポリシリコン膜16ｂをｐ⁺型化
した後、窒素ガス雰囲気中、温度９５０℃，時間３０分
アニールする（図８（ｆ））。

【００３２】次いで、素子形成領域１１のゲート電極を
形成すべき領域のポリシリコン膜16ｂ上にレジストパタ
ーン17ａを形成した後、レジストパターン17ａをマスク
としてポリシリコン膜16ｂを選択的にエッチング・除去
し、シリコン酸化膜15ｃ上にゲート電極16ｃを形成する
（図８（ｇ））。

【００３３】次に、イオン注入によりゲート電極16ｃの
両側のシリコン（半導体基板）１３にボロンを導入した
後、アニールしてｐ⁺型のＳ／Ｄ領域層18ｃ，18ｄを形
成する。その後、層間絶縁膜19ｃを形成した後、Ｓ／Ｄ
領域層18ｃ，18ｄ上の層間絶縁膜19ｃにコンタクトホー
ル19ｄ，19ｅを形成し、続いて、Ｓ／Ｄ領域層18ｃ，18
ｄに接続してＳ／Ｄ電極20ｃ，20ｄを形成すると、ｐ−
ＭＯＳが完成する（図８（ｈ））。

【００３４】以上のように、本発明の第２の実施例によ
れば、ゲート絶縁膜となるシリコン酸化膜15ｃ中にイオ
ン注入により窒素を導入しているので、窒素濃度の高い
領域層は内部に形成されるが、表層を除去して窒素濃度
の高い領域を表出しているので、ゲート電極16ｃとシリ
コン酸化膜15ｃとの界面でシリコン酸化膜15ｃへのボロ
ンの拡散が抑制される。

【００３５】更に、シリコン酸化膜１５の表層を除去す
るのに、研磨方法を用いているので、シリコン基板１３
の表面を平坦化することができる。

【００３６】

【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法によれば、絶縁膜からなるゲート絶縁
膜に絶縁膜中の反対導電型不純物の拡散を抑制する元素
を導入して、窒素を含むゲート絶縁膜を形成しているの
で、半導体膜からなるゲート電極中の反対導電型不純物
は窒素を含むゲート絶縁膜により下方の半導体基板への
拡散が阻止される。従って、ゲート電極下方のチャネル
領域層での初期の濃度が保持され、反対導電型不純物を
含むゲート電極により短チャネル効果の抑制が有効に行
われる。

【００３７】また、シリコン酸化膜中にイオン注入によ
り窒素を導入しているので、窒素濃度の高い領域層は内
部に形成されるが、表層を除去して窒素濃度の高い領域
を表出しているので、シリコン膜（半導体膜）とシリコ
ン酸化膜（絶縁膜）との界面でシリコン酸化膜へのボロ
ン（反対導電型不純物）の拡散が抑制され、短チャネル
効果の抑制が有効に行われる。

【００３８】更に、シリコン酸化膜の表層を除去するの
に、研磨方法を用いることにより、半導体基板表面全体
を平坦化することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のｐ−ＭＯＳの製造方法
について説明する断面図（その１）である。

【図２】本発明の第１の実施例のｐ−ＭＯＳの製造方法
について説明する断面図（その２）である。

【図３】本発明の第１の実施例に係るシリコン酸化膜中
の窒素濃度分布についての説明図である。

【図４】本発明の第１の実施例に係るゲート電極からの
漏洩ボロンのシリコン基板中の濃度分布について示す図
である。

【図５】本発明の第１の実施例に係るシリコン基板／シ
リコン酸化膜の界面準位密度について示す図である。

【図６】本発明の第１の実施例に係るゲート絶縁膜の絶
縁破壊耐圧のヒストグラムである。

【図７】本発明の第２の実施例のｐ−ＭＯＳの製造方法
について説明する断面図（その１）である。

【図８】本発明の第２の実施例のｐ−ＭＯＳの製造方法
について説明する断面図（その２）である。

【図９】従来例のｐ−ＭＯＳの製造方法について説明す
る断面図（その１）である。

【図１０】従来例のｐ−ＭＯＳの製造方法について説明
する断面図（その２）である。

【符号の説明】

１１ 素子形成領域、 １２ 素子分離領域、 １３ シリコン基板（半導体基板）、 １４ フィールド絶縁膜、 １５，15ａ，15ｃ シリコン酸化膜（絶縁膜）、 15ｂ，15ｄ ゲート絶縁膜、 １６，16ｂ ポリシリコン膜（半導体膜；シリコン
膜）、 16ａ，16ｃ ゲート電極、 １７，17ａ レジストパターン、 18ａ〜18ｄ Ｓ／Ｄ領域層、 １９，19ｃ 層間絶縁膜、 19ａ，19ｂ，19ｄ，19ｅ コンタクトホール、 20ａ〜20ｄ Ｓ／Ｄ電極。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 一導電型の半導体基板上にゲート絶縁膜
   と、該ゲート絶縁膜上の反対導電型不純物を含む半導体
   膜からなるゲート電極と、前記ゲート電極の両側の半導
   体基板の表層の反対導電型のソース／ドレイン領域層
   と、該ソース／ドレイン領域層と接続するソース／ドレ
   イン電極とを有する半導体装置の製造方法であって、 前記半導体基板上に前記ゲート絶縁膜となる絶縁膜を形
   成した後、前記絶縁膜中の導電型不純物の拡散を抑制す
   る元素を該絶縁膜に導入する工程と、 前記絶縁膜上に前記半導体膜を形成した後、該半導体膜
   に反対導電型不純物を導入する工程と、 前記半導体膜をパターニングしてゲート電極を形成する
   工程とを有する半導体装置の製造方法。
2. 【請求項２】 ｎ型のシリコン基板上に窒素を含むシリ
   コン酸化膜からなるゲート絶縁膜と、該ゲート絶縁膜上
   のボロンを含むシリコン膜からなるゲート電極と、前記
   ゲート電極の両側のシリコン基板の表層のｐ型のソース
   ／ドレイン領域層と、該ソース／ドレイン領域層と接続
   するソース／ドレイン電極とを有する半導体装置の製造
   方法であって、 前記シリコン基板上に前記シリコン酸化膜を形成した
   後、イオン注入により前記シリコン酸化膜に窒素を導入
   し、続いて加熱処理する工程と、 前記シリコン酸化膜の表層を除去し、前記窒素濃度の高
   い領域を表出する工程と、 前記シリコン酸化膜上にシリコン膜を形成した後、該シ
   リコン膜にボロンを導入する工程と、 前記シリコン膜をパターニングしてゲート電極を形成す
   る工程とを有する半導体装置の製造方法。
3. 【請求項３】 前記シリコン酸化膜の表層を除去する方
   法は、弗酸を含む溶液によりエッチングする方法である
   ことを特徴とする請求項２記載の半導体装置の製造方
   法。
4. 【請求項４】 前記シリコン酸化膜の表層を除去する方
   法は、物理的及び化学的に研磨する方法であることを特
   徴とする請求項２記載の半導体装置の製造方法。