JPH0669512A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0669512A JPH0669512A JP4221246A JP22124692A JPH0669512A JP H0669512 A JPH0669512 A JP H0669512A JP 4221246 A JP4221246 A JP 4221246A JP 22124692 A JP22124692 A JP 22124692A JP H0669512 A JPH0669512 A JP H0669512A
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- insulating film
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- semiconductor device
- gate electrode
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Abstract
(57)【要約】
【目的】 縦型ＭＩＳＦＥＴ(パワートランジスタ)及び
この縦型ＭＩＳＦＥＴのゲート電極に接続されるゲート
保護用ダイオード素子を有する半導体装置において、半
導体基板(半導体チップ)１の外形サイズを増加すること
なく、ゲート保護ダイオード素子の接合幅Ｗを増加し、
保護効果を向上する。 【構成】 縦型ＭＩＳＦＥＴ及びこの縦型ＭＩＳＦＥＴ
のゲート電極に接続されるゲート保護用ダイオード素子
を有する半導体装置において、前記縦型ＭＩＳＦＥＴの
ゲート電極４上に層間絶縁膜７を介在して前記ゲート保
護用ダイオード素子を設ける。
この縦型ＭＩＳＦＥＴのゲート電極に接続されるゲート
保護用ダイオード素子を有する半導体装置において、半
導体基板(半導体チップ)１の外形サイズを増加すること
なく、ゲート保護ダイオード素子の接合幅Ｗを増加し、
保護効果を向上する。 【構成】 縦型ＭＩＳＦＥＴ及びこの縦型ＭＩＳＦＥＴ
のゲート電極に接続されるゲート保護用ダイオード素子
を有する半導体装置において、前記縦型ＭＩＳＦＥＴの
ゲート電極４上に層間絶縁膜７を介在して前記ゲート保
護用ダイオード素子を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、縦型ＭＩＳＦＥＴ、この縦型ＭＩＳＦＥＴのゲート
電極に接続されるゲート保護用ダイオード素子の夫々を
有する単体構造の半導体装置に適用して有効な技術に関
するものである。
に、縦型ＭＩＳＦＥＴ、この縦型ＭＩＳＦＥＴのゲート
電極に接続されるゲート保護用ダイオード素子の夫々を
有する単体構造の半導体装置に適用して有効な技術に関
するものである。
【０００２】
【従来の技術】縦型ＭＯＳＦＥＴ、この縦型ＭＯＳＦＥ
Ｔのゲート電極に接続されるゲート保護用ダイオード素
子の夫々を有する単体構造の半導体装置(パワーＭＯＳ
ＦＥＴ)において、前記ゲート保護用ダイオード素子
は、次に示す３項目を考慮して設計される。
Ｔのゲート電極に接続されるゲート保護用ダイオード素
子の夫々を有する単体構造の半導体装置(パワーＭＯＳ
ＦＥＴ)において、前記ゲート保護用ダイオード素子
は、次に示す３項目を考慮して設計される。
【０００３】（１）薄膜の例えば多結晶珪素膜中に形成
される。
される。
【０００４】（２）ゲート保護用ダイオート素子の直列
接続数によって耐圧を確保する。例えば現状では、ゲー
ト保護用ダイオード素子を直列に接続した１直列が７．
５〔Ｖ〕に設定された列を３列直列に接続して２２．５
〔Ｖ〕の耐圧を確保している。
接続数によって耐圧を確保する。例えば現状では、ゲー
ト保護用ダイオード素子を直列に接続した１直列が７．
５〔Ｖ〕に設定された列を３列直列に接続して２２．５
〔Ｖ〕の耐圧を確保している。
【０００５】（３）ゲート保護用ダイオード素子をゲー
トパッド上に形成してチップサイズの増大を抑える。
トパッド上に形成してチップサイズの増大を抑える。
【０００６】なお、前記単体構造の半導体装置について
は、例えば、Ｉ.Ｙoshida et．al；“Ｎovel Ｇate-pro
tection Ｄevices for ＭＯＳＦＥＴs”Ｐroc of the 1
4thＣconf.(１９８２ Ｉnternational）on Ｓolid Ｓta
te Ｄevices，Ｔokyo，１９８２．PP．８１〜８４に記
載されている。
は、例えば、Ｉ.Ｙoshida et．al；“Ｎovel Ｇate-pro
tection Ｄevices for ＭＯＳＦＥＴs”Ｐroc of the 1
4thＣconf.(１９８２ Ｉnternational）on Ｓolid Ｓta
te Ｄevices，Ｔokyo，１９８２．PP．８１〜８４に記
載されている。
【０００７】
【発明が解決しようとする課題】本発明者は、前述の単
体構造の半導体装置について検討した結果、次の問題点
を見出した。
体構造の半導体装置について検討した結果、次の問題点
を見出した。
【０００８】すなわち、縦型ＭＯＳＦＥＴのゲート電極
に接続されるゲート保護用ダイオード素子は、ゲートパ
ッド上に形成されているため、接合幅Ｗが小さく降伏時
の抵抗が大きい。このため、クランプ効果が小さく保護
効果に限界があった。
に接続されるゲート保護用ダイオード素子は、ゲートパ
ッド上に形成されているため、接合幅Ｗが小さく降伏時
の抵抗が大きい。このため、クランプ効果が小さく保護
効果に限界があった。
【０００９】また、前記ゲート保護用ダイオード素子を
半導体チップの周辺領域に形成すれば接合幅Ｗは増加で
きるが、半導体チップの外形サイズも増加する。
半導体チップの周辺領域に形成すれば接合幅Ｗは増加で
きるが、半導体チップの外形サイズも増加する。
【００１０】本発明の目的は、半導体チップの外形サイ
ズを増加することなく、ゲート保護ダイオード素子の接
合幅Ｗを増加し、保護効果を向上することができる技術
を提供することにある。
ズを増加することなく、ゲート保護ダイオード素子の接
合幅Ｗを増加し、保護効果を向上することができる技術
を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１３】すなわち、縦型ＭＩＳＦＥＴ、この縦型Ｍ
ＩＳＦＥＴのゲート電極に接続されるゲート保護用ダイ
オード素子の夫々を有する半導体装置において、前記縦
型ＭＩＳＦＥＴのゲート電極上に層間絶縁膜を介在して
前記ゲート保護用ダイオード素子を設ける。
ＩＳＦＥＴのゲート電極に接続されるゲート保護用ダイ
オード素子の夫々を有する半導体装置において、前記縦
型ＭＩＳＦＥＴのゲート電極上に層間絶縁膜を介在して
前記ゲート保護用ダイオード素子を設ける。
【００１４】
【作用】上述した手段によれば、ゲート保護用ダイオー
ド素子の占有面積が縦型ＭＩＳＦＥＴのゲート電極の面
積とほぼ同等になるので、半導体チップの外形サイズを
増加することなく、ゲート保護用ダイオード素子の接合
幅Ｗを増加でき、保護効果を向上することができる。
ド素子の占有面積が縦型ＭＩＳＦＥＴのゲート電極の面
積とほぼ同等になるので、半導体チップの外形サイズを
増加することなく、ゲート保護用ダイオード素子の接合
幅Ｗを増加でき、保護効果を向上することができる。
【００１５】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。
細に説明する。
【００１６】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００１７】（実施例１）図１は、本発明の実施例１で
ある縦型ＭＩＳＦＥＴ及びこの縦型ＭＩＳＦＥＴのゲー
ト電極に接続されるゲート保護用ダイオード素子を有す
る単体構造の半導体装置の要部レイアウトを示す平面
図、図２は、図１に示すＡ−Ａ切断線で切った断面図で
ある。
ある縦型ＭＩＳＦＥＴ及びこの縦型ＭＩＳＦＥＴのゲー
ト電極に接続されるゲート保護用ダイオード素子を有す
る単体構造の半導体装置の要部レイアウトを示す平面
図、図２は、図１に示すＡ−Ａ切断線で切った断面図で
ある。
【００１８】図１及び図２に示すように、単体構造の半
導体装置は、平面形状が方形状に形成されたｎ型半導体
基板(半導体チップ)１を主体にして構成される。このｎ
型半導体基板１の中央領域には、複数個の縦型ＭＩＳＦ
ＥＴ(パワートランジスタ)が配置される。半導体基板１
の中央領域は、その周囲を周辺領域で取り囲まれてい
る。つまり、縦型ＭＩＳＦＥＴは、ｎ型半導体基板１の
中央領域において行列状に規則的に置置され、電気的に
並列に接続される。
導体装置は、平面形状が方形状に形成されたｎ型半導体
基板(半導体チップ)１を主体にして構成される。このｎ
型半導体基板１の中央領域には、複数個の縦型ＭＩＳＦ
ＥＴ(パワートランジスタ)が配置される。半導体基板１
の中央領域は、その周囲を周辺領域で取り囲まれてい
る。つまり、縦型ＭＩＳＦＥＴは、ｎ型半導体基板１の
中央領域において行列状に規則的に置置され、電気的に
並列に接続される。
【００１９】前記縦型ＭＩＳＦＥＴはｎ型半導体基板１
の中央領域の主面に構成される。つまり、縦型ＭＩＳＦ
ＥＴは、チャネル形成領域、ソース領域、ドレイン領
域、ゲート絶縁膜３及びゲート電極４等で構成される。
チャネル形成領域は、ｎ型半導体基板１の主面に形成さ
れたｐ型半導体領域５で構成される。このｐ型半導体領
域５にはソース電極１２とのオーミック接続を目的とし
て、ｐ型半導体領域２が一体に構成される。ソース領域
は、ｐ型半導体領域５の主面に形成されたn+型半導体領
領６で構成される。ドレイン領域はｎ型半導体基板１で
構成される。ゲート絶縁膜３は例えば熱酸化法で形成さ
れた酸化珪素膜で形成される。ゲート電極４は例えば多
結晶珪素膜で形成される。
の中央領域の主面に構成される。つまり、縦型ＭＩＳＦ
ＥＴは、チャネル形成領域、ソース領域、ドレイン領
域、ゲート絶縁膜３及びゲート電極４等で構成される。
チャネル形成領域は、ｎ型半導体基板１の主面に形成さ
れたｐ型半導体領域５で構成される。このｐ型半導体領
域５にはソース電極１２とのオーミック接続を目的とし
て、ｐ型半導体領域２が一体に構成される。ソース領域
は、ｐ型半導体領域５の主面に形成されたn+型半導体領
領６で構成される。ドレイン領域はｎ型半導体基板１で
構成される。ゲート絶縁膜３は例えば熱酸化法で形成さ
れた酸化珪素膜で形成される。ゲート電極４は例えば多
結晶珪素膜で形成される。
【００２０】前記縦型ＭＩＳＦＥＴのチャネル形成領域
であるｐ型半導体領域５(及び２)、ソース領域であるn+
型半導体領域６の夫々にはソース配線１２が接続され
る。このソース配線１２は、層間絶縁膜９上を延在し、
開口１０を通してｐ型半導体領域５、n+型半導体領域６
の夫々に接続される。ソース配線１２は例えばアルミニ
ウム(Ａｌ)膜で形成される。
であるｐ型半導体領域５(及び２)、ソース領域であるn+
型半導体領域６の夫々にはソース配線１２が接続され
る。このソース配線１２は、層間絶縁膜９上を延在し、
開口１０を通してｐ型半導体領域５、n+型半導体領域６
の夫々に接続される。ソース配線１２は例えばアルミニ
ウム(Ａｌ)膜で形成される。
【００２１】前記縦型ＭＩＳＦＥＴのゲート電極４の上
面上及び側面上には層間絶縁膜７が形成される。この層
間絶縁膜７上には、ゲート電極６に接続されるゲート保
護用ダイオード素子が形成される。ゲート保護用ダイオ
ード素子は、層間絶縁膜７上に形成されたダイオード材
８を主体にして構成され、そのダイオード材８にn+型半
導体領域８Ｂ、ｐ型半導体領域８Ａの夫々が構成され
る。このゲート保護用ダイオード素子は、複数個の縦型
ＭＩＳＦＥＴの夫々のゲート電極４上に層間絶縁膜７を
介在して形成される。つまり、ゲート保護ダイオード素
子の面積は、ゲート電極４の面積とほぼ同等に形成され
る。
面上及び側面上には層間絶縁膜７が形成される。この層
間絶縁膜７上には、ゲート電極６に接続されるゲート保
護用ダイオード素子が形成される。ゲート保護用ダイオ
ード素子は、層間絶縁膜７上に形成されたダイオード材
８を主体にして構成され、そのダイオード材８にn+型半
導体領域８Ｂ、ｐ型半導体領域８Ａの夫々が構成され
る。このゲート保護用ダイオード素子は、複数個の縦型
ＭＩＳＦＥＴの夫々のゲート電極４上に層間絶縁膜７を
介在して形成される。つまり、ゲート保護ダイオード素
子の面積は、ゲート電極４の面積とほぼ同等に形成され
る。
【００２２】前記ゲート保護ダイオート素子のn+型半導
体領域８Ｂにはダイオード配線１１が接続される。この
ダイオード配線１１は、層間絶縁膜９上を延在し、この
層間絶縁膜９に形成された開口９ａを通してダイオード
材８のn+型半導体領域８Ｂに接続される。ダイオード配
線１１は、前述のソース配線１２と同一層で形成され
る。つまり、本実施例の半導体装置は、単層配線構造
（単層アルミニウム配線構造）で構成される。
体領域８Ｂにはダイオード配線１１が接続される。この
ダイオード配線１１は、層間絶縁膜９上を延在し、この
層間絶縁膜９に形成された開口９ａを通してダイオード
材８のn+型半導体領域８Ｂに接続される。ダイオード配
線１１は、前述のソース配線１２と同一層で形成され
る。つまり、本実施例の半導体装置は、単層配線構造
（単層アルミニウム配線構造）で構成される。
【００２３】前記ソース配線１２上及びダイオート配線
１１上を含む基板の全面には最終保護膜(図示せず)が形
成される。最終保護膜は例えばポリイミド系樹脂膜で形
成される。
１１上を含む基板の全面には最終保護膜(図示せず)が形
成される。最終保護膜は例えばポリイミド系樹脂膜で形
成される。
【００２４】次に、前記単体構造の半導体装置の製造方
法について、図３乃至図５（各製造工程毎に示す要部断
面図）を用いて簡単に説明する。
法について、図３乃至図５（各製造工程毎に示す要部断
面図）を用いて簡単に説明する。
【００２５】まず、ｎ型半導体基板１を用意する。
【００２６】次に、前記ｎ型半導体基板１の中央領域
（活性領域）の主面に例えばイオン打込み法で選択的に
ｐ型不純物を導入し、ｐ型半導体領域２を形成する。
（活性領域）の主面に例えばイオン打込み法で選択的に
ｐ型不純物を導入し、ｐ型半導体領域２を形成する。
【００２７】次に、周知の選択熱酸化法を使用して、前
記ｎ型半導体基板１の周辺領域（非活性領域）の主面上
にフィールド絶縁膜(図示せず)を形成する。
記ｎ型半導体基板１の周辺領域（非活性領域）の主面上
にフィールド絶縁膜(図示せず)を形成する。
【００２８】次に、前記ｎ型半導体基板１の中央領域の
主面上にゲート絶縁膜３を形成する。このゲート絶縁膜
３は例えば熱酸化法で形成された酸化珪素膜で形成され
る。
主面上にゲート絶縁膜３を形成する。このゲート絶縁膜
３は例えば熱酸化法で形成された酸化珪素膜で形成され
る。
【００２９】次に、前記ゲート絶縁膜３の表面上にゲー
ト電極４を形成する。このゲート電極４は、例えばＣＶ
Ｄ法で多結晶珪素膜を堆積し、この多結晶珪素膜にパタ
ーンニングを施すことにより形成される。多結晶珪素膜
には、その堆積中又は堆積後に抵抗値を低減する不純物
が導入される。
ト電極４を形成する。このゲート電極４は、例えばＣＶ
Ｄ法で多結晶珪素膜を堆積し、この多結晶珪素膜にパタ
ーンニングを施すことにより形成される。多結晶珪素膜
には、その堆積中又は堆積後に抵抗値を低減する不純物
が導入される。
【００３０】次に、前記ｐ型半導体領域２の主面に、チ
ャネル形成領域となるｐ型半導体領域５、ソース領域と
なるn+型半導体領域６の夫々を形成する。
ャネル形成領域となるｐ型半導体領域５、ソース領域と
なるn+型半導体領域６の夫々を形成する。
【００３１】次に、図３に示すように、前記ゲート電極
４の上面上及び側面上に層間絶縁膜７を形成する。この
層間絶縁膜７は、例えば熱酸化法で形成した酸化珪素膜
で形成される。
４の上面上及び側面上に層間絶縁膜７を形成する。この
層間絶縁膜７は、例えば熱酸化法で形成した酸化珪素膜
で形成される。
【００３２】次に、前記層間絶縁膜７上を含む基板の全
面に例えばＣＶＤ法で多結晶珪素膜を堆積する。この
後、前記多結晶珪素膜に例えばイオン打込み法でｐ型不
純物を導入する。
面に例えばＣＶＤ法で多結晶珪素膜を堆積する。この
後、前記多結晶珪素膜に例えばイオン打込み法でｐ型不
純物を導入する。
【００３３】次に、前記多結晶珪素膜に所定のパターン
ニングを施し、層間絶縁膜７上にダイオード材８を形成
する。この後、前記ダイオード材８にイオン打込み法で
ｎ型不純物を選択的に導入することにより、図４に示す
ように、ダイオード材８にn+型半導体領域８Ｂ、ｐ型半
導体領域８Ａの夫々が形成され、ゲート電極４上に層間
絶縁膜７を介在してゲート保護用ダイオード素子が形成
される。
ニングを施し、層間絶縁膜７上にダイオード材８を形成
する。この後、前記ダイオード材８にイオン打込み法で
ｎ型不純物を選択的に導入することにより、図４に示す
ように、ダイオード材８にn+型半導体領域８Ｂ、ｐ型半
導体領域８Ａの夫々が形成され、ゲート電極４上に層間
絶縁膜７を介在してゲート保護用ダイオード素子が形成
される。
【００３４】次に、前記ダイオード材８上に層間絶縁膜
９を形成する。この層間絶縁膜９は例えばＣＶＤ法で堆
積した酸化珪素膜で形成される。この後、層間絶縁膜９
に所定のパターンニングを施して開口９ａ、開口１０の
夫々を形成する。
９を形成する。この層間絶縁膜９は例えばＣＶＤ法で堆
積した酸化珪素膜で形成される。この後、層間絶縁膜９
に所定のパターンニングを施して開口９ａ、開口１０の
夫々を形成する。
【００３５】次に、前記層間絶縁膜９上を含む基板の全
面に例えばスパッタ法でアルミニウム膜を堆積した後、
このアルミニウム膜に所定のパターンニングを施して、
図５に示すように、ソース配線１２、ダイオード配線１
１の夫々を形する。この後、前記ソース配線１２上及び
ダイオード配線上を含む基板の全面に最終保護膜を形成
することにより、本実施例の半導体装置がほぼ完成す
る。
面に例えばスパッタ法でアルミニウム膜を堆積した後、
このアルミニウム膜に所定のパターンニングを施して、
図５に示すように、ソース配線１２、ダイオード配線１
１の夫々を形する。この後、前記ソース配線１２上及び
ダイオード配線上を含む基板の全面に最終保護膜を形成
することにより、本実施例の半導体装置がほぼ完成す
る。
【００３６】このように、複数個の縦型ＭＩＳＦＥＴの
ゲート電極４上に層間絶縁膜７を介在してゲート保護用
ダイオード素子を形成することにより、ゲート保護用ダ
イオード素子の面積がゲート電極４の面積とほぼ同等に
なるので、半導体基板（半導体チップ）１の外形サイズ
を増加することなくゲート保護ダイオード素子の接合幅
Ｗを増加でき、保護効果を向上することができる。
ゲート電極４上に層間絶縁膜７を介在してゲート保護用
ダイオード素子を形成することにより、ゲート保護用ダ
イオード素子の面積がゲート電極４の面積とほぼ同等に
なるので、半導体基板（半導体チップ）１の外形サイズ
を増加することなくゲート保護ダイオード素子の接合幅
Ｗを増加でき、保護効果を向上することができる。
【００３７】（実施例２）図６は、本発明の実施例２で
ある縦型ＭＩＳＦＥＴ及びこの縦型ＭＩＳＦＥＴのゲー
ト電極に接続されるゲート保護用ダイオード素子を有す
る単体構造の半導体装置の要部レイアウトを示す平面
図、図７は、図６に示すＢ−Ｂ切断線で切った断面図で
ある。
ある縦型ＭＩＳＦＥＴ及びこの縦型ＭＩＳＦＥＴのゲー
ト電極に接続されるゲート保護用ダイオード素子を有す
る単体構造の半導体装置の要部レイアウトを示す平面
図、図７は、図６に示すＢ−Ｂ切断線で切った断面図で
ある。
【００３８】図６及び図７に示すように、本発明の実施
例２である単体構造の半導体装置は、前述の実施例１と
同様に、複数個の縦型ＭＩＳＦＥＴの夫々のゲート電極
４上に層間絶縁膜７を介在してゲート保護用ダイオード
素子が形成されている。この半導体装置は、２層配線構
造(２層アルミニウム配線構造)で構成される。つまり、
ソース配線１２には第２層目の配線１４が接続される。
この第２層目の配線１４は、層間絶縁膜１３上に延在
し、この層間絶縁膜に形成された開口(図示せず)を通し
てソース配線１２に接続される。
例２である単体構造の半導体装置は、前述の実施例１と
同様に、複数個の縦型ＭＩＳＦＥＴの夫々のゲート電極
４上に層間絶縁膜７を介在してゲート保護用ダイオード
素子が形成されている。この半導体装置は、２層配線構
造(２層アルミニウム配線構造)で構成される。つまり、
ソース配線１２には第２層目の配線１４が接続される。
この第２層目の配線１４は、層間絶縁膜１３上に延在
し、この層間絶縁膜に形成された開口(図示せず)を通し
てソース配線１２に接続される。
【００３９】このように構成される単体構造の半導体装
置は、前述の実施例１と同様に、半導体チップの外形サ
イズを増加することなくゲート保護ダイオード素子の接
合幅Ｗを増加でき、保護効果を向上できると共に、単層
配線構造に比べて電流量を増加することができる。
置は、前述の実施例１と同様に、半導体チップの外形サ
イズを増加することなくゲート保護ダイオード素子の接
合幅Ｗを増加でき、保護効果を向上できると共に、単層
配線構造に比べて電流量を増加することができる。
【００４０】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００４１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００４２】縦型ＭＩＳＦＥＴ及びこの縦型ＭＩＳＦＥ
Ｔのゲート電極に接続されるゲート保護用ダイオード素
子を有する半導体装置において、半導体チップの外形サ
イズを増加することなく、ゲート保護ダイオード素子の
接合幅Ｗを増加し、保護効果を向上することができる。
Ｔのゲート電極に接続されるゲート保護用ダイオード素
子を有する半導体装置において、半導体チップの外形サ
イズを増加することなく、ゲート保護ダイオード素子の
接合幅Ｗを増加し、保護効果を向上することができる。
【図１】 本発明の実施例１である縦型ＭＩＳＦＥＴ
(パワートランジスタ)及びこの縦型ＭＩＳＦＥＴのゲー
ト電極に接続されるゲート保護用ダイオード素子を有す
る半単体構造の半導体装置の要部レイアウトを示す平面
図、
(パワートランジスタ)及びこの縦型ＭＩＳＦＥＴのゲー
ト電極に接続されるゲート保護用ダイオード素子を有す
る半単体構造の半導体装置の要部レイアウトを示す平面
図、
【図２】 図１に示すＡ−Ａ切断線で切った断面図、
【図３】 前記半導体装置の第１製造工程での要部断面
図、
図、
【図４】 前記半導体装置の第２製造工程での要部断面
図、
図、
【図５】 前記半導体装置の第３製造工程での要部断面
図、
図、
【図６】 本発明の実施例２である縦型ＭＩＳＦＥＴ及
びこの縦型ＭＩＳＦＥＴのゲート電極に接続されるゲー
ト保護用ダイオード素子を有する半単体構造の半導体装
置の要部レイアウトを示す平面図、
びこの縦型ＭＩＳＦＥＴのゲート電極に接続されるゲー
ト保護用ダイオード素子を有する半単体構造の半導体装
置の要部レイアウトを示す平面図、
【図７】 図６に示すＢ−Ｂ切断線で切った断面図。
１…ｎ型半導体基板(半導体チップ)、２…ｐ型半導体領
域、３…ゲート絶縁膜、４…ゲート電極、５…ｐ型半導
体領域、６…n+型半導体領域、７…層間絶縁膜、８…ダ
イオード材、８Ａ…ｐ型半導体領域、８Ｂ…n+型半導体
領域、９…層間絶縁膜、９ａ，１０…開口、１１…ダイ
オード配線、１２…ソース配線、１３…層間絶縁膜、１
４…第２層目の配線。
域、３…ゲート絶縁膜、４…ゲート電極、５…ｐ型半導
体領域、６…n+型半導体領域、７…層間絶縁膜、８…ダ
イオード材、８Ａ…ｐ型半導体領域、８Ｂ…n+型半導体
領域、９…層間絶縁膜、９ａ，１０…開口、１１…ダイ
オード配線、１２…ソース配線、１３…層間絶縁膜、１
４…第２層目の配線。
フロントページの続き (72)発明者 石坂 勝男 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内 (72)発明者 大高 成雄 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内
Claims (1)
- 【請求項１】 縦型ＭＩＳＦＥＴ、この縦型ＭＩＳＦＥ
Ｔのゲート電極に接続されるゲート保護用ダイオード素
子の夫々を有する半導体装置において、前記縦型ＭＩＳ
ＦＥＴのゲート電極上に層間絶縁膜を介在して前記ゲー
ト保護用ダイオード素子を設けたことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4221246A JPH0669512A (ja) | 1992-08-20 | 1992-08-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4221246A JPH0669512A (ja) | 1992-08-20 | 1992-08-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669512A true JPH0669512A (ja) | 1994-03-11 |
Family
ID=16763763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4221246A Pending JPH0669512A (ja) | 1992-08-20 | 1992-08-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669512A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100988690B1 (ko) * | 2002-07-31 | 2010-10-18 | 가부시키가이샤 히타치초엘에스아이시스템즈 | 반도체 기억 장치 |
-
1992
- 1992-08-20 JP JP4221246A patent/JPH0669512A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100988690B1 (ko) * | 2002-07-31 | 2010-10-18 | 가부시키가이샤 히타치초엘에스아이시스템즈 | 반도체 기억 장치 |
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