JPH0669984A - データ回線受信制御方式 - Google Patents
データ回線受信制御方式Info
- Publication number
- JPH0669984A JPH0669984A JP4222359A JP22235992A JPH0669984A JP H0669984 A JPH0669984 A JP H0669984A JP 4222359 A JP4222359 A JP 4222359A JP 22235992 A JP22235992 A JP 22235992A JP H0669984 A JPH0669984 A JP H0669984A
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- reception
- data
- memory access
- direct memory
- lsi
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- Pending
Links
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- 238000000034 method Methods 0.000 claims description 3
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- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 11
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Landscapes
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【構成】ＬＳＩ１の受信データＲＥはＦＦ６の指示によ
りＳＷａ，ＳＷｂ，ＲＤ４，受信ＤＭＡＣ２を経由して
メインメモリへ受信ＤＭＡ転送される。受信が終了する
とＬＳＩ１からＲＸＩＮＴが発生し、受信ステータスは
ＬＳＩ１内部に設定される。ＬＳＩ１からＲＸＩＮＴが
発生すると、ＲＤ４はＬＳＩ１から受信ステータスを読
み取ってＲＥＧ１０に保持する。この後ＲＤ４は転送終
了をＦ／Ｆ６に知らせ、Ｆ／Ｆ６は次のデータ受信のた
めＳＷａ，ＳＷｂに指示して受信データのＤＭＡ転送を
ＲＤ５，受信ＤＭＡＣ３に切り替える。ＲＤ５，受信Ｄ
ＭＡＣ３は以後のデータ受信をＳＷａ，ＳＷｂの切替え
前と同様に行い、ＲＥＧ１１への保持が終了すると再び
ＲＤ４側に切り替える。 【効果】プログラムの複雑化を防ぐと共に高速のデータ
受信が可能になる。
りＳＷａ，ＳＷｂ，ＲＤ４，受信ＤＭＡＣ２を経由して
メインメモリへ受信ＤＭＡ転送される。受信が終了する
とＬＳＩ１からＲＸＩＮＴが発生し、受信ステータスは
ＬＳＩ１内部に設定される。ＬＳＩ１からＲＸＩＮＴが
発生すると、ＲＤ４はＬＳＩ１から受信ステータスを読
み取ってＲＥＧ１０に保持する。この後ＲＤ４は転送終
了をＦ／Ｆ６に知らせ、Ｆ／Ｆ６は次のデータ受信のた
めＳＷａ，ＳＷｂに指示して受信データのＤＭＡ転送を
ＲＤ５，受信ＤＭＡＣ３に切り替える。ＲＤ５，受信Ｄ
ＭＡＣ３は以後のデータ受信をＳＷａ，ＳＷｂの切替え
前と同様に行い、ＲＥＧ１１への保持が終了すると再び
ＲＤ４側に切り替える。 【効果】プログラムの複雑化を防ぐと共に高速のデータ
受信が可能になる。
Description
【０００１】
【産業上の利用分野】本発明はデータ回線受信制御方式
に関する。
に関する。
【０００２】
【従来の技術】図３は従来のデータ回線受信制御方式の
一例を示すブロック図である。本例のデータ回線制御方
式は、図３に示すように調歩同期，ＳＹＮ同期，Ｆ同期
の３種類のプロトコールの送受信制御を行う回線制御Ｌ
ＳＩ（以下単にＬＳＩ）１と、第１，第２の受信用ダイ
レクトメモリアクセスコントローラ（以下受信ＤＡＭ
Ｃ）２，３と、受信ＤＭＡＣ２，３の面切替えを行う面
切替フリップフロップ（以下ＦＦ）６と、受信ＤＭＡＣ
２，３の第１，第２のマスク回路（以下ＭＳＫ）８，９
とからなり、受信データ（ＲＤ）のダイレクトメモリア
クセス（以下ＤＭＡ）転送を受信ＤＭＡＣ２，３で交互
に行い、受信ＤＭＡＣ再設定許容時間を増やして高速デ
ータ受信を可能としている。
一例を示すブロック図である。本例のデータ回線制御方
式は、図３に示すように調歩同期，ＳＹＮ同期，Ｆ同期
の３種類のプロトコールの送受信制御を行う回線制御Ｌ
ＳＩ（以下単にＬＳＩ）１と、第１，第２の受信用ダイ
レクトメモリアクセスコントローラ（以下受信ＤＡＭ
Ｃ）２，３と、受信ＤＭＡＣ２，３の面切替えを行う面
切替フリップフロップ（以下ＦＦ）６と、受信ＤＭＡＣ
２，３の第１，第２のマスク回路（以下ＭＳＫ）８，９
とからなり、受信データ（ＲＤ）のダイレクトメモリア
クセス（以下ＤＭＡ）転送を受信ＤＭＡＣ２，３で交互
に行い、受信ＤＭＡＣ再設定許容時間を増やして高速デ
ータ受信を可能としている。
【０００３】
【発明が解決しようとする課題】この従来のデータ回線
受信制御方式では、受信終了時に、ＬＳＩからの受信割
込（ＲＸＩＮＴ）により受信ＤＭＡＣを切り替えると共
に、ＬＳＩ内部の受信ステータスを入出力命令（以下Ｉ
Ｏ命令）で読み取る方法によりデータ回線制御部の受信
制御を行っており、プログラムでの受信ステータス読取
りが次のフレームの受信完了より遅れると、ＬＳＩ内受
信ステータスレジスタは、２つの受信結果のオアとな
る。従って受信ステータスに異常が表示された場合に
は、受信した２つのフレームを廃棄する等、プログラム
で複雑な処理が必要となるという問題点があった。
受信制御方式では、受信終了時に、ＬＳＩからの受信割
込（ＲＸＩＮＴ）により受信ＤＭＡＣを切り替えると共
に、ＬＳＩ内部の受信ステータスを入出力命令（以下Ｉ
Ｏ命令）で読み取る方法によりデータ回線制御部の受信
制御を行っており、プログラムでの受信ステータス読取
りが次のフレームの受信完了より遅れると、ＬＳＩ内受
信ステータスレジスタは、２つの受信結果のオアとな
る。従って受信ステータスに異常が表示された場合に
は、受信した２つのフレームを廃棄する等、プログラム
で複雑な処理が必要となるという問題点があった。
【０００４】
【課題を解決するための手段】本発明のデータ回線受信
制御方式は、調歩同期，ＳＹＮ同期，Ｆ同期の３種類の
プロトコールの送受信を行う回線制御ＬＳＩと、第１，
第２の受信ダイレクトメモリアクセスコントローラと、
この第１，第２の受信ダイレクトメモリアクセスコント
ローラの面切替えを行う面切替フリップフロップとから
構成され、受信データのダイレクトメモリアクセス転送
を前記第１，第２の受信ダイレクトメモリアクセスコン
トローラで交互に行うデータ回線受信制御方式におい
て、前記回線制御ＬＳＩと前記第１，第２の受信ダイレ
クトメモリアクセスコントローラとの間に設けた第１，
第２のダイレクトメモリアクセスコントローラマスクス
テータス読取回路が受信終了時に読み取った前記回線制
御ＬＳＩ内部の受信ステータスを保持する第１，第２の
受信ステータスレジスタを備えることを特徴とする。
制御方式は、調歩同期，ＳＹＮ同期，Ｆ同期の３種類の
プロトコールの送受信を行う回線制御ＬＳＩと、第１，
第２の受信ダイレクトメモリアクセスコントローラと、
この第１，第２の受信ダイレクトメモリアクセスコント
ローラの面切替えを行う面切替フリップフロップとから
構成され、受信データのダイレクトメモリアクセス転送
を前記第１，第２の受信ダイレクトメモリアクセスコン
トローラで交互に行うデータ回線受信制御方式におい
て、前記回線制御ＬＳＩと前記第１，第２の受信ダイレ
クトメモリアクセスコントローラとの間に設けた第１，
第２のダイレクトメモリアクセスコントローラマスクス
テータス読取回路が受信終了時に読み取った前記回線制
御ＬＳＩ内部の受信ステータスを保持する第１，第２の
受信ステータスレジスタを備えることを特徴とする。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のデータ回線受信制御方式の一実施例
を示すブロック図である。
る。図１は本発明のデータ回線受信制御方式の一実施例
を示すブロック図である。
【０００６】本実施例において従来例と同じ機能の構成
要件には図３と同じ参照符号を付してある。本実施例は
ＬＳＩ１と、受信ＤＭＡＣ２，３と、ＦＦ６と、送信Ｄ
ＭＡＣ７と、ＬＳＩ１と受信ＤＭＡＣ２，３との間にそ
れぞれ設けた第１，第２のダイレクトメモリアクセスコ
ントローラマスクステータス読取回路（以下ＲＤ）４，
５と、ＲＤ４，５が受信終了時に読み取ったＬＳＩ１内
部の受信ステータスを保持する第１，第２の受信ステー
タスレジスタ（以下ＲＥＧ）１０，１１とを備えてな
る。
要件には図３と同じ参照符号を付してある。本実施例は
ＬＳＩ１と、受信ＤＭＡＣ２，３と、ＦＦ６と、送信Ｄ
ＭＡＣ７と、ＬＳＩ１と受信ＤＭＡＣ２，３との間にそ
れぞれ設けた第１，第２のダイレクトメモリアクセスコ
ントローラマスクステータス読取回路（以下ＲＤ）４，
５と、ＲＤ４，５が受信終了時に読み取ったＬＳＩ１内
部の受信ステータスを保持する第１，第２の受信ステー
タスレジスタ（以下ＲＥＧ）１０，１１とを備えてな
る。
【０００７】次に図２は図１における動作を説明するた
めの図で、受信ＤＭＡ転送する各フレームにおいてＡ，
Ｃ，ＦＣＦおよびＦはアドレスフィールド，コントロー
ルフィールド，フレームチェックシーケンスおよびフラ
グを表す。
めの図で、受信ＤＭＡ転送する各フレームにおいてＡ，
Ｃ，ＦＣＦおよびＦはアドレスフィールド，コントロー
ルフィールド，フレームチェックシーケンスおよびフラ
グを表す。
【０００８】続いて本実施例の動作について図１，図２
を参照して説明する。ＬＳＩ１で受信したデータＲＥは
ＦＦ６の指示により面切替えを行うスイッチ（以下ＳＷ
ａ，ＳＷｂ），ＲＤ４，受信ＤＭＡＣ２を経由してメイ
ンメモリへ受信ＤＭＡ転送される。受信が終了するとＬ
ＳＩ１から受信割込み（以下ＲＸＩＮＴ）が発生し、受
信ステータスはＬＳＩ１内部の受信ステータスレジスタ
に設定される。ＬＳＩ１からＲＸＩＮＴが発生すると、
ＲＤ４はＬＳＩ１から受信ステータスを読み取ってＲＥ
Ｇ１０に保持する。この保持が終了すると、ＲＤ４は転
送終了をＦ／Ｆ６に知らせ、Ｆ／Ｆ６は次のデータ受信
のため、ＳＷａ，ＳＷｂに指示して受信データのＤＭＡ
転送をＲＤ５，受信ＤＭＡＣ３に切り替える。ＲＤ５，
受信ＤＭＡＣ３は以後のデータ受信をＳＷａ，ＳＷｂの
切替え前と同様に行い、ＲＥＧ１１への保持が終了する
と再びＲＤ４側に切り替える。
を参照して説明する。ＬＳＩ１で受信したデータＲＥは
ＦＦ６の指示により面切替えを行うスイッチ（以下ＳＷ
ａ，ＳＷｂ），ＲＤ４，受信ＤＭＡＣ２を経由してメイ
ンメモリへ受信ＤＭＡ転送される。受信が終了するとＬ
ＳＩ１から受信割込み（以下ＲＸＩＮＴ）が発生し、受
信ステータスはＬＳＩ１内部の受信ステータスレジスタ
に設定される。ＬＳＩ１からＲＸＩＮＴが発生すると、
ＲＤ４はＬＳＩ１から受信ステータスを読み取ってＲＥ
Ｇ１０に保持する。この保持が終了すると、ＲＤ４は転
送終了をＦ／Ｆ６に知らせ、Ｆ／Ｆ６は次のデータ受信
のため、ＳＷａ，ＳＷｂに指示して受信データのＤＭＡ
転送をＲＤ５，受信ＤＭＡＣ３に切り替える。ＲＤ５，
受信ＤＭＡＣ３は以後のデータ受信をＳＷａ，ＳＷｂの
切替え前と同様に行い、ＲＥＧ１１への保持が終了する
と再びＲＤ４側に切り替える。
【０００９】つまり、図２に示すように、受信ＤＭＡＣ
３ではＲＸＩＮＴに引続きＲＤ５が受信ステータス（フ
レームＡ）を読み取って転送し、この転送終了後受信Ｄ
ＭＡＣ２は再設定許容時間（７．５バイト以内）にフレ
ーム転送を行う。そしてＬＳＩ１からのＲＸＩＮＴに引
続きＲＤ４が受信ステータス（フレームＢ）を読み取っ
て転送した後、受信ＤＭＡＣ３はフレーム転送を行い、
以降同様に受信ＤＭＡＣ２，３が交互に受信ＤＭＡ転送
を行う。
３ではＲＸＩＮＴに引続きＲＤ５が受信ステータス（フ
レームＡ）を読み取って転送し、この転送終了後受信Ｄ
ＭＡＣ２は再設定許容時間（７．５バイト以内）にフレ
ーム転送を行う。そしてＬＳＩ１からのＲＸＩＮＴに引
続きＲＤ４が受信ステータス（フレームＢ）を読み取っ
て転送した後、受信ＤＭＡＣ３はフレーム転送を行い、
以降同様に受信ＤＭＡＣ２，３が交互に受信ＤＭＡ転送
を行う。
【００１０】このように本実施例では、ＲＸＩＮＴに引
続きＲＤ４，５がＬＳＩ１内部の受信ステータを読み取
ってＲＥＧ１０，１１に保持するので、次フレーム受信
終了時にＬＳＩ１内で２つのフレームの受信ステータス
がオアにはならない。
続きＲＤ４，５がＬＳＩ１内部の受信ステータを読み取
ってＲＥＧ１０，１１に保持するので、次フレーム受信
終了時にＬＳＩ１内で２つのフレームの受信ステータス
がオアにはならない。
【００１１】なお、送信ＤＭＡＣ７による送信ＤＭＡＣ
転送は本発明には直接関係しないので、説明を省略す
る。
転送は本発明には直接関係しないので、説明を省略す
る。
【００１２】
【発明の効果】以上説明したように本発明は、回線制御
ＬＳＩと受信ＤＭＡＣの間にＤＭＡＣマスクステータス
読取回路を設け、受信データのＤＭＡ転送を受信ＤＭＡ
Ｃで交互に行うと共に受信終了時に回線制御ＬＳＩ内部
の受信ステータスをＤＭＡＣマスク・ステータス読取回
路で読取って受信ステータスレジスタに保持するように
したので、回線制御ＬＳＩの受信ステータスを受信完了
後直ちに読取ることによりプログラムの受信ステータス
読取り遅れによる２つの受信ステータスが重なることな
く受信が可能となる。従って、受信フレームを廃棄する
等のプログラムの複雑化を防ぐと共に、高速のデータ受
信が可能になるという効果を有する。
ＬＳＩと受信ＤＭＡＣの間にＤＭＡＣマスクステータス
読取回路を設け、受信データのＤＭＡ転送を受信ＤＭＡ
Ｃで交互に行うと共に受信終了時に回線制御ＬＳＩ内部
の受信ステータスをＤＭＡＣマスク・ステータス読取回
路で読取って受信ステータスレジスタに保持するように
したので、回線制御ＬＳＩの受信ステータスを受信完了
後直ちに読取ることによりプログラムの受信ステータス
読取り遅れによる２つの受信ステータスが重なることな
く受信が可能となる。従って、受信フレームを廃棄する
等のプログラムの複雑化を防ぐと共に、高速のデータ受
信が可能になるという効果を有する。
【図１】本発明のデータ回線受信制御方式の一実施例を
示すブロック図である。
示すブロック図である。
【図２】図１における動作を説明するためのタイミング
図である。
図である。
【図３】従来のデータ回線受信制御方式の一例を示すブ
ロック図である。
ロック図である。
１ 回線制御ＬＳＩ（ＬＳＩ） ２，３ 受信ダイレクトメモリアクセスコントローラ
（受信ＤＭＡＣ） ４，５ ダイレクトメモリアクセスコントローラマス
クステータス読取回路（ＲＤ） ６ 面切替フリップフロップ（Ｆ／Ｆ） ７ 送信ダイレクトメモリアクセスコントローラ（送
信ＤＭＡＣ） ８，９ ダイレクトメモリアクセスコントローラマス
ク回路（ＭＳＫ） １０，１１ 受信ステータスレジスタ（ＲＥＧ） ＳＷａ，ＳＷｂ スイッチ
（受信ＤＭＡＣ） ４，５ ダイレクトメモリアクセスコントローラマス
クステータス読取回路（ＲＤ） ６ 面切替フリップフロップ（Ｆ／Ｆ） ７ 送信ダイレクトメモリアクセスコントローラ（送
信ＤＭＡＣ） ８，９ ダイレクトメモリアクセスコントローラマス
ク回路（ＭＳＫ） １０，１１ 受信ステータスレジスタ（ＲＥＧ） ＳＷａ，ＳＷｂ スイッチ
Claims (1)
- 【請求項１】 調歩同期，ＳＹＮ同期，Ｆ同期の３種類
のプロトコールの送受信を行う回線制御ＬＳＩと、第
１，第２の受信ダイレクトメモリアクセスコントローラ
と、この第１，第２の受信ダイレクトメモリアクセスコ
ントローラの面切替えを行う面切替フリップフロップと
から構成され、受信データのダイレクトメモリアクセス
転送を前記第１，第２の受信ダイレクトメモリアクセス
コントローラで交互に行うデータ回線受信制御方式にお
いて、前記回線制御ＬＳＩと前記第１，第２の受信ダイ
レクトメモリアクセスコントローラとの間に設けた第
１，第２のダイレクトメモリアクセスコントローラマス
クステータス読取回路が受信終了時に読み取った前記回
線制御ＬＳＩ内部の受信ステータスを保持する第１，第
２の受信ステータスレジスタを備えることを特徴とする
データ回線受信制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4222359A JPH0669984A (ja) | 1992-08-21 | 1992-08-21 | データ回線受信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4222359A JPH0669984A (ja) | 1992-08-21 | 1992-08-21 | データ回線受信制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669984A true JPH0669984A (ja) | 1994-03-11 |
Family
ID=16781113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4222359A Pending JPH0669984A (ja) | 1992-08-21 | 1992-08-21 | データ回線受信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669984A (ja) |
-
1992
- 1992-08-21 JP JP4222359A patent/JPH0669984A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981110 |