JPH0670487A - 電源切替回路 - Google Patents
電源切替回路Info
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- JPH0670487A JPH0670487A JP4214932A JP21493292A JPH0670487A JP H0670487 A JPH0670487 A JP H0670487A JP 4214932 A JP4214932 A JP 4214932A JP 21493292 A JP21493292 A JP 21493292A JP H0670487 A JPH0670487 A JP H0670487A
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Abstract
(57)【要約】
【目的】 無駄な消費電力を低減できる電源切替回路を
提供すること。 【構成】 外部電源１、バッテリー３のそれぞれと負荷
回路２との間にＭＯＳ型のＦＥＴＱ１，Ｑ２を接続する
と共に、ＦＥＴＱ５及びトランジスタＱ６〜Ｑ９を用い
た差動スイッチング回路４１によって外部電源１とバッ
テリー３の電圧差を検出し、この検出結果により電圧の
高い側のＦＥＴＱ１，Ｑ２をオン状態とする。 【効果】 外部電源１、バッテリー３のそれぞれからは
ＦＥＴＱ１，Ｑ２を介して負荷回路２に通電されるの
で、無駄な消費電力を低減でき、携帯用機器等における
バッテリーによる駆動可能時間を増すことができる。
提供すること。 【構成】 外部電源１、バッテリー３のそれぞれと負荷
回路２との間にＭＯＳ型のＦＥＴＱ１，Ｑ２を接続する
と共に、ＦＥＴＱ５及びトランジスタＱ６〜Ｑ９を用い
た差動スイッチング回路４１によって外部電源１とバッ
テリー３の電圧差を検出し、この検出結果により電圧の
高い側のＦＥＴＱ１，Ｑ２をオン状態とする。 【効果】 外部電源１、バッテリー３のそれぞれからは
ＦＥＴＱ１，Ｑ２を介して負荷回路２に通電されるの
で、無駄な消費電力を低減でき、携帯用機器等における
バッテリーによる駆動可能時間を増すことができる。
Description
【０００１】
【産業上の利用分野】本発明は、バッテリーと外部電源
等の切替えを自動的に行う電源切替回路に関するもので
ある。
等の切替えを自動的に行う電源切替回路に関するもので
ある。
【０００２】
【従来の技術】従来、携帯用機器等においては、内蔵バ
ッテリーと外部電源とを自動的に切り替えて使用するこ
とにより内蔵バッテリーの消耗を低減する方法が取られ
ている。このように電源を自動的に切り替える電源切替
回路としては、図２に示すものが使用されている。図２
において、Ｄ１，Ｄ２はダイオードで、ダイオードＤ１
のアノードは図示せぬコネクタ等を介して外部電源１の
正極端子に接続され、カソードは負荷２に接続される。
さらに、ダイオードＤ２のアノードはバッテリー３の正
極端子に接続され、カソードは負荷２に接続される。ま
た、外部電源１及びバッテリー３の負極端子は負荷の負
極端子と共に接地されている。
ッテリーと外部電源とを自動的に切り替えて使用するこ
とにより内蔵バッテリーの消耗を低減する方法が取られ
ている。このように電源を自動的に切り替える電源切替
回路としては、図２に示すものが使用されている。図２
において、Ｄ１，Ｄ２はダイオードで、ダイオードＤ１
のアノードは図示せぬコネクタ等を介して外部電源１の
正極端子に接続され、カソードは負荷２に接続される。
さらに、ダイオードＤ２のアノードはバッテリー３の正
極端子に接続され、カソードは負荷２に接続される。ま
た、外部電源１及びバッテリー３の負極端子は負荷の負
極端子と共に接地されている。
【０００３】前述の構成により、外部電源１、バッテリ
ー３の何れかが接続されていれば負荷２に通電されて負
荷が駆動される。また、外部電源１とバッテリー３の両
方が接続されているときは、これらのうちの電圧の高い
方から負荷に通電される。
ー３の何れかが接続されていれば負荷２に通電されて負
荷が駆動される。また、外部電源１とバッテリー３の両
方が接続されているときは、これらのうちの電圧の高い
方から負荷に通電される。
【０００４】
【発明が解決しようとする課題】しかしながら、前述し
た従来の電源切替回路では、外部電源１及びバッテリー
３の電源電圧の比較をダイオードＤ１，Ｄ２によって行
っているので、ダイオードＤ１，Ｄ２の順電圧降下が大
きく、無駄な消費電力が多くなるという問題点があっ
た。
た従来の電源切替回路では、外部電源１及びバッテリー
３の電源電圧の比較をダイオードＤ１，Ｄ２によって行
っているので、ダイオードＤ１，Ｄ２の順電圧降下が大
きく、無駄な消費電力が多くなるという問題点があっ
た。
【０００５】即ち、ダイオードＤ１，Ｄ２としてファー
ストリカバリーダイオードを用いたときは、順電圧降下
が１．０Ｖとなり、負荷への供給電流路２Ａとすると、
その消費電力は２Ｗとなる。また、順電圧降下が０．５
Ｖと小さいショットキーバリアダイオードを用いても、
１Ｗの電力が無駄に消費されていた。
ストリカバリーダイオードを用いたときは、順電圧降下
が１．０Ｖとなり、負荷への供給電流路２Ａとすると、
その消費電力は２Ｗとなる。また、順電圧降下が０．５
Ｖと小さいショットキーバリアダイオードを用いても、
１Ｗの電力が無駄に消費されていた。
【０００６】本発明の目的は上記の問題点に鑑み、無駄
な消費電力を低減できる電源切替回路を提供することに
ある。
な消費電力を低減できる電源切替回路を提供することに
ある。
【０００７】
【課題を解決するための手段】本発明は上記の目的を達
成するために、第１及び第２の直流電源のうちの電圧の
高い方の直流電源から負荷に電流を流す電源切替回路に
おいて、前記第１の直流電源と前記負荷との間に介在
し、これらにドレイン及びソースが接続された第１の電
界効果トランジスタと、前記第２の直流電源と前記負荷
との間に介在し、これらにドレイン及びソースが接続さ
れた第２の電界効果トランジスタと、前記第１の直流電
源の電圧を制御電圧とする第１のトランジスタスイッチ
ング回路と前記第２の直流電源の電圧を制御電圧とする
第２のトランジスタスイッチング回路とを有し、前記第
１及び第２の直流電源の電圧差に対応して前記第１及び
第２のトランジスタスイッチング回路のオン・オフ状態
を反転する差動スイッチング回路と、前記第１及び第２
のトランジスタスイッチング回路のオン・オフ状態に基
づいて、前記第１及び第２の電界効果トランジスタのゲ
ート電圧を制御する電圧制御回路とを設けた電源切替回
路を提案する。
成するために、第１及び第２の直流電源のうちの電圧の
高い方の直流電源から負荷に電流を流す電源切替回路に
おいて、前記第１の直流電源と前記負荷との間に介在
し、これらにドレイン及びソースが接続された第１の電
界効果トランジスタと、前記第２の直流電源と前記負荷
との間に介在し、これらにドレイン及びソースが接続さ
れた第２の電界効果トランジスタと、前記第１の直流電
源の電圧を制御電圧とする第１のトランジスタスイッチ
ング回路と前記第２の直流電源の電圧を制御電圧とする
第２のトランジスタスイッチング回路とを有し、前記第
１及び第２の直流電源の電圧差に対応して前記第１及び
第２のトランジスタスイッチング回路のオン・オフ状態
を反転する差動スイッチング回路と、前記第１及び第２
のトランジスタスイッチング回路のオン・オフ状態に基
づいて、前記第１及び第２の電界効果トランジスタのゲ
ート電圧を制御する電圧制御回路とを設けた電源切替回
路を提案する。
【０００８】
【作用】本発明によれば、第１の直流電源と負荷との間
に第１の電界効果トランジスタが接続され、第２の直流
電源と前記負荷との間に第２の電界効果トランジスタが
接続される。また、差動スイッチング回路の第１のトラ
ンジスタスイッチング回路に前記第１の直流電源の電圧
が制御電圧として印加され、第２のトランジスタスイッ
チング回路に第２の直流電源の電圧が制御電圧として印
加される。これにより前記第１及び第２のトランジスタ
スイッチング回路のオン・オフ状態は前記第１及び第２
の直流電源の電圧差に対応して反転される。例えば、前
記第１の直流電源の電圧が前記第２の直流電源の電圧よ
りも高いときは、前記第１のトランジスタスイッチング
回路がオフ状態に、また前記第２のトランジスタスイッ
チング回路がオン状態にそれぞれ設定され、電圧制御回
路を介して第１の電界効果トランジスタのゲート・ソー
ス間逆バイアス電圧が低下され、該第１の電界効果トラ
ンジスタはオン状態とされる。またこのとき、前記電圧
制御回路により第２の電界効果トランジスタのゲート・
ソース間逆バイアス電圧が増加され、該第２の電界効果
トランジスタはオフ状態とされる。これにより、前記第
１の電界効果トランジスタを介して前記第１の直流電源
から負荷に通電される。また、前記第２の直流電源の電
圧が前記第１の直流電源の電圧よりも高いときは、前記
第１のトランジスタスイッチング回路がオン状態に、ま
た前記第２のトランジスタスイッチング回路がオフ状態
にそれぞれ設定される。このとき、前記電圧制御回路を
介して前記第２の電界効果トランジスタのゲート・ソー
ス間逆バイアス電圧が低下され、該第２の電界効果トラ
ンジスタはオン状態とされると共に、前記第１の電界効
果トランジスタのゲート・ソース間逆バイアス電圧が増
加され、該第１の電界効果トランジスタはオフ状態とさ
れる。これにより、前記第２の電界効果トランジスタを
介して前記第２の直流電源から負荷に通電される。
に第１の電界効果トランジスタが接続され、第２の直流
電源と前記負荷との間に第２の電界効果トランジスタが
接続される。また、差動スイッチング回路の第１のトラ
ンジスタスイッチング回路に前記第１の直流電源の電圧
が制御電圧として印加され、第２のトランジスタスイッ
チング回路に第２の直流電源の電圧が制御電圧として印
加される。これにより前記第１及び第２のトランジスタ
スイッチング回路のオン・オフ状態は前記第１及び第２
の直流電源の電圧差に対応して反転される。例えば、前
記第１の直流電源の電圧が前記第２の直流電源の電圧よ
りも高いときは、前記第１のトランジスタスイッチング
回路がオフ状態に、また前記第２のトランジスタスイッ
チング回路がオン状態にそれぞれ設定され、電圧制御回
路を介して第１の電界効果トランジスタのゲート・ソー
ス間逆バイアス電圧が低下され、該第１の電界効果トラ
ンジスタはオン状態とされる。またこのとき、前記電圧
制御回路により第２の電界効果トランジスタのゲート・
ソース間逆バイアス電圧が増加され、該第２の電界効果
トランジスタはオフ状態とされる。これにより、前記第
１の電界効果トランジスタを介して前記第１の直流電源
から負荷に通電される。また、前記第２の直流電源の電
圧が前記第１の直流電源の電圧よりも高いときは、前記
第１のトランジスタスイッチング回路がオン状態に、ま
た前記第２のトランジスタスイッチング回路がオフ状態
にそれぞれ設定される。このとき、前記電圧制御回路を
介して前記第２の電界効果トランジスタのゲート・ソー
ス間逆バイアス電圧が低下され、該第２の電界効果トラ
ンジスタはオン状態とされると共に、前記第１の電界効
果トランジスタのゲート・ソース間逆バイアス電圧が増
加され、該第１の電界効果トランジスタはオフ状態とさ
れる。これにより、前記第２の電界効果トランジスタを
介して前記第２の直流電源から負荷に通電される。
【０００９】
【実施例】以下、図面に基づいて本発明の一実施例を説
明する。図１は本発明の一実施例を示す回路図である。
図において、前述した従来例と同一構成部分は同一符号
をもって表す。即ち、１はＡＣアダプタ等の外部電源、
２は負荷回路、３はバッテリー、４は電源切替回路であ
る。
明する。図１は本発明の一実施例を示す回路図である。
図において、前述した従来例と同一構成部分は同一符号
をもって表す。即ち、１はＡＣアダプタ等の外部電源、
２は負荷回路、３はバッテリー、４は電源切替回路であ
る。
【００１０】外部電源１及びバッテリー３のそれぞれの
正極は、電源切替回路４の入力端子ＩＮ１，ＩＮ２に接
続され、負極は接地端子Ｇに接続されている。また、負
荷回路２の電源入力端子は電源切替回路４の出力端子Ｏ
ＵＴに接続されている。
正極は、電源切替回路４の入力端子ＩＮ１，ＩＮ２に接
続され、負極は接地端子Ｇに接続されている。また、負
荷回路２の電源入力端子は電源切替回路４の出力端子Ｏ
ＵＴに接続されている。
【００１１】電源切替回路４は、差動スイッチング回路
４１、ＭＯＳ型Ｎチャネルの電界効果トランジスタ（以
下、ＦＥＴと称する）Ｑ１，Ｑ２，Ｑ３，Ｑ４、及び抵
抗器Ｒａ，Ｒｂから構成されている。
４１、ＭＯＳ型Ｎチャネルの電界効果トランジスタ（以
下、ＦＥＴと称する）Ｑ１，Ｑ２，Ｑ３，Ｑ４、及び抵
抗器Ｒａ，Ｒｂから構成されている。
【００１２】ＦＥＴＱ１のドレインは第１の入力端子Ｉ
Ｎ１を介して外部電源１の正極端子に接続され、ソース
は出力端子ＯＵＴを介して負荷回路２の正極入力端子に
接続されると共に、ＦＥＴＱ３のドレインに接続されて
いる。ＦＥＴＱ１のゲートは、ＦＥＴＱ３のゲートに接
続されると共に、抵抗器Ｒａを介してＦＥＴＱ３のソー
スに接続されている。また、ＦＥＴＱ２のドレインは第
２の入力端子ＩＮ２を介してバッテリー３の正極端子に
接続され、ソースは出力端子ＯＵＴ及びＦＥＴＱ４のド
レインに接続されている。ＦＥＴＱ２のゲートは、ＦＥ
ＴＱ４のゲートに接続されると共に、抵抗器Ｒｂを介し
てＦＥＴＱ４のソースに接続されている。
Ｎ１を介して外部電源１の正極端子に接続され、ソース
は出力端子ＯＵＴを介して負荷回路２の正極入力端子に
接続されると共に、ＦＥＴＱ３のドレインに接続されて
いる。ＦＥＴＱ１のゲートは、ＦＥＴＱ３のゲートに接
続されると共に、抵抗器Ｒａを介してＦＥＴＱ３のソー
スに接続されている。また、ＦＥＴＱ２のドレインは第
２の入力端子ＩＮ２を介してバッテリー３の正極端子に
接続され、ソースは出力端子ＯＵＴ及びＦＥＴＱ４のド
レインに接続されている。ＦＥＴＱ２のゲートは、ＦＥ
ＴＱ４のゲートに接続されると共に、抵抗器Ｒｂを介し
てＦＥＴＱ４のソースに接続されている。
【００１３】差動スイッチング回路４１は、図において
左右対称に構成されている。即ち、Ｐチャネルの電界効
果トランジスタ（以下、ＦＥＴと称する）Ｑ５、ＰＮＰ
型のトランジスタＱ６，Ｑ７、ＮＰＮ型のトランジスタ
Ｑ８，Ｑ９及び抵抗器Ｒ１〜Ｒ７から構成され、抵抗器
Ｒ１，Ｒ２と抵抗器Ｒ３，Ｒ４、抵抗器Ｒ５と抵抗器Ｒ
６は同一抵抗値のものが使用されている。
左右対称に構成されている。即ち、Ｐチャネルの電界効
果トランジスタ（以下、ＦＥＴと称する）Ｑ５、ＰＮＰ
型のトランジスタＱ６，Ｑ７、ＮＰＮ型のトランジスタ
Ｑ８，Ｑ９及び抵抗器Ｒ１〜Ｒ７から構成され、抵抗器
Ｒ１，Ｒ２と抵抗器Ｒ３，Ｒ４、抵抗器Ｒ５と抵抗器Ｒ
６は同一抵抗値のものが使用されている。
【００１４】ＦＥＴＱ５のドレインは出力端子ＯＵＴに
接続され、ＦＥＴＱ５のソースは抵抗器Ｒ７を介してそ
のゲート及びトランジスタＱ６，Ｑ７のそれぞれのエミ
ッタに接続されている。
接続され、ＦＥＴＱ５のソースは抵抗器Ｒ７を介してそ
のゲート及びトランジスタＱ６，Ｑ７のそれぞれのエミ
ッタに接続されている。
【００１５】トランジスタＱ６のベースは、抵抗器Ｒ１
を介して接地されると共に、抵抗器Ｒ２を介して第１の
入力端子ＩＮ１に接続されている。また、トランジスタ
Ｑ６のコレクタはトランジスタＱ８のベースに接続され
ると共に、抵抗器Ｒ５を介して接地されている。トラン
ジスタＱ８のコレクタはＦＥＴＱ２のゲートに接続さ
れ、エミッタは接地されている。
を介して接地されると共に、抵抗器Ｒ２を介して第１の
入力端子ＩＮ１に接続されている。また、トランジスタ
Ｑ６のコレクタはトランジスタＱ８のベースに接続され
ると共に、抵抗器Ｒ５を介して接地されている。トラン
ジスタＱ８のコレクタはＦＥＴＱ２のゲートに接続さ
れ、エミッタは接地されている。
【００１６】トランジスタＱ７のベースは、抵抗器Ｒ３
を介して接地されると共に、抵抗器Ｒ４を介して第２の
入力端子ＩＮ２に接続されている。また、トランジスタ
Ｑ７のコレクタはトランジスタＱ９のベースに接続され
ると共に、抵抗器Ｒ６を介して接地されている。トラン
ジスタＱ９のコレクタはＦＥＴＱ１のゲートに接続さ
れ、エミッタは接地されている。
を介して接地されると共に、抵抗器Ｒ４を介して第２の
入力端子ＩＮ２に接続されている。また、トランジスタ
Ｑ７のコレクタはトランジスタＱ９のベースに接続され
ると共に、抵抗器Ｒ６を介して接地されている。トラン
ジスタＱ９のコレクタはＦＥＴＱ１のゲートに接続さ
れ、エミッタは接地されている。
【００１７】前述の構成よりなる本実施例によれば、例
えば、バッテリー３の電圧Ｖｂが外部電源１の電圧Ｖａ
よりも高いとき、或いはバッテリー３が接続され、外部
電源１が接続ていないときは、トランジスタＱ７のベー
スに印加される電圧は、トランジスタＱ６のベースに印
加される電圧より高くなる。また、一般にＭＯＳ型のＦ
ＥＴＱ１，Ｑ２にはドレイン・ソース間に寄生ダイオー
ドが形成されている。さらに、トランジスタＱ６，Ｑ７
のそれぞれのエミッタ電圧は同一であるので、トランジ
スタＱ７のベース・エミッタ間電圧は、トランジスタＱ
６のベース・エミッタ間電圧よりも大きくなり、バッテ
リー３からＦＥＴＱ２の寄生ダイオード及びＦＥＴＱ５
を介して流れる電流はトランジスタＱ６のエミッタ・コ
レクタを介して抵抗器Ｒ５及びトランジスタＱ８のベー
スに流れ、トランジスタＱ８のベース・エミッタ間電圧
が上昇してトランジスタＱ８はオン状態となる。これに
より、ＦＥＴＱ４のゲートが接地された状態となり、Ｆ
ＥＴＱ４のドレインからＦＥＴＱ４のソース及び抵抗器
Ｒｂを介してグランドに電流が流れ、ＦＥＴＱ２のゲー
ト・ソース間に逆バイアス電圧が印加されてＦＥＴＱ２
はオン状態となり、バッテリー３からＦＥＴＱ２を介し
て負荷回路２に通電される。
えば、バッテリー３の電圧Ｖｂが外部電源１の電圧Ｖａ
よりも高いとき、或いはバッテリー３が接続され、外部
電源１が接続ていないときは、トランジスタＱ７のベー
スに印加される電圧は、トランジスタＱ６のベースに印
加される電圧より高くなる。また、一般にＭＯＳ型のＦ
ＥＴＱ１，Ｑ２にはドレイン・ソース間に寄生ダイオー
ドが形成されている。さらに、トランジスタＱ６，Ｑ７
のそれぞれのエミッタ電圧は同一であるので、トランジ
スタＱ７のベース・エミッタ間電圧は、トランジスタＱ
６のベース・エミッタ間電圧よりも大きくなり、バッテ
リー３からＦＥＴＱ２の寄生ダイオード及びＦＥＴＱ５
を介して流れる電流はトランジスタＱ６のエミッタ・コ
レクタを介して抵抗器Ｒ５及びトランジスタＱ８のベー
スに流れ、トランジスタＱ８のベース・エミッタ間電圧
が上昇してトランジスタＱ８はオン状態となる。これに
より、ＦＥＴＱ４のゲートが接地された状態となり、Ｆ
ＥＴＱ４のドレインからＦＥＴＱ４のソース及び抵抗器
Ｒｂを介してグランドに電流が流れ、ＦＥＴＱ２のゲー
ト・ソース間に逆バイアス電圧が印加されてＦＥＴＱ２
はオン状態となり、バッテリー３からＦＥＴＱ２を介し
て負荷回路２に通電される。
【００１８】一方、トランジスタＱ７へは電流が流れな
いので、トランジスタＱ９のベース・エミッタ間電圧は
ほぼ０Ｖとなり、トランジスタＱ９はオフ状態となる。
これにより、ＦＥＴＱ３のゲート・ソース間には逆バイ
アス電圧が印加されないため、ＦＥＴＱ１のゲート電圧
とソース電圧は等しくなる。これによりＦＥＴＱ１の空
乏層領域が広がり、ＦＥＴＱ１はオフ状態となり、外部
電源１（第１の入力端子ＩＮ１）と出力端子ＯＵＴとの
間は遮断される。
いので、トランジスタＱ９のベース・エミッタ間電圧は
ほぼ０Ｖとなり、トランジスタＱ９はオフ状態となる。
これにより、ＦＥＴＱ３のゲート・ソース間には逆バイ
アス電圧が印加されないため、ＦＥＴＱ１のゲート電圧
とソース電圧は等しくなる。これによりＦＥＴＱ１の空
乏層領域が広がり、ＦＥＴＱ１はオフ状態となり、外部
電源１（第１の入力端子ＩＮ１）と出力端子ＯＵＴとの
間は遮断される。
【００１９】また、外部電源１の電圧Ｖａがバッテリー
３の電圧Ｖｂよりも高いとき、或いは外部電源１が接続
され、バッテリー３が接続されていないときは、前述と
は対称的な状態になる。
３の電圧Ｖｂよりも高いとき、或いは外部電源１が接続
され、バッテリー３が接続されていないときは、前述と
は対称的な状態になる。
【００２０】即ち、トランジスタＱ６のベースに印加さ
れる電圧は、トランジスタＱ７のベースに印加される電
圧より高くなり、トランジスタＱ６，Ｑ７のそれぞれの
エミッタ電圧は同一であるので、トランジスタＱ６のベ
ース・エミッタ間電圧は、トランジスタＱ７のベース・
エミッタ間電圧よりも大きくなり、外部電源１からＦＥ
ＴＱ１の寄生ダイオード及びＦＥＴＱ５を介して流れる
電流はトランジスタＱ７のエミッタ・コレクタを介して
抵抗器Ｒ６及びトランジスタＱ９のベースに流れ、トラ
ンジスタＱ９のベース・エミッタ間電圧が上昇してトラ
ンジスタＱ９はオン状態となる。これにより、ＦＥＴＱ
３のゲートが接地された状態となり、ＦＥＴＱ３のドレ
インからソース及び抵抗器Ｒａを介してグランドに電流
が流れ、ＦＥＴＱ２のゲート・ソース間に逆バイアス電
圧が印加され、ＦＥＴＱ２がオン状態となり、外部電源
１からＦＥＴＱ１を介して負荷回路２に通電される。
れる電圧は、トランジスタＱ７のベースに印加される電
圧より高くなり、トランジスタＱ６，Ｑ７のそれぞれの
エミッタ電圧は同一であるので、トランジスタＱ６のベ
ース・エミッタ間電圧は、トランジスタＱ７のベース・
エミッタ間電圧よりも大きくなり、外部電源１からＦＥ
ＴＱ１の寄生ダイオード及びＦＥＴＱ５を介して流れる
電流はトランジスタＱ７のエミッタ・コレクタを介して
抵抗器Ｒ６及びトランジスタＱ９のベースに流れ、トラ
ンジスタＱ９のベース・エミッタ間電圧が上昇してトラ
ンジスタＱ９はオン状態となる。これにより、ＦＥＴＱ
３のゲートが接地された状態となり、ＦＥＴＱ３のドレ
インからソース及び抵抗器Ｒａを介してグランドに電流
が流れ、ＦＥＴＱ２のゲート・ソース間に逆バイアス電
圧が印加され、ＦＥＴＱ２がオン状態となり、外部電源
１からＦＥＴＱ１を介して負荷回路２に通電される。
【００２１】また、トランジスタＱ６へは電流が流れな
いので、トランジスタＱ８のベース・エミッタ間電圧は
ほぼ０Ｖとなり、トランジスタＱ８はオフ状態となる。
これにより、ＦＥＴＱ４のゲート・ソース間には逆バイ
アス電圧が印加されないため、ＦＥＴＱ２のゲート電圧
とソース電圧は等しくなる。これによりＦＥＴＱ２の空
乏層領域が広がり、ＦＥＴＱ２はオフ状態となり、バッ
テリー３（第２の入力端子ＩＮ２）と出力端子ＯＵＴと
の間は遮断される。
いので、トランジスタＱ８のベース・エミッタ間電圧は
ほぼ０Ｖとなり、トランジスタＱ８はオフ状態となる。
これにより、ＦＥＴＱ４のゲート・ソース間には逆バイ
アス電圧が印加されないため、ＦＥＴＱ２のゲート電圧
とソース電圧は等しくなる。これによりＦＥＴＱ２の空
乏層領域が広がり、ＦＥＴＱ２はオフ状態となり、バッ
テリー３（第２の入力端子ＩＮ２）と出力端子ＯＵＴと
の間は遮断される。
【００２２】前述した構成において、電源切替回路４で
消費される電力は、ほぼ抵抗器Ｒ１〜Ｒ７，Ｒａ，Ｒｂ
による消費電力のみと考えられ、各抵抗器Ｒ１〜Ｒ７，
Ｒａ，Ｒｂに流れる電流が必要最小限となるように各抵
抗値を設定することにより、従来に比べて無駄な消費電
力を低減することができる。実験による実測値では、前
述した電源切替回路４における消費電力は０．３６Ｗと
なった。
消費される電力は、ほぼ抵抗器Ｒ１〜Ｒ７，Ｒａ，Ｒｂ
による消費電力のみと考えられ、各抵抗器Ｒ１〜Ｒ７，
Ｒａ，Ｒｂに流れる電流が必要最小限となるように各抵
抗値を設定することにより、従来に比べて無駄な消費電
力を低減することができる。実験による実測値では、前
述した電源切替回路４における消費電力は０．３６Ｗと
なった。
【００２３】従って、従来例に比べて無駄な消費電力を
低減でき、携帯用機器等におけるバッテリー３による駆
動可能時間を増すことができ、バッテリー駆動による携
帯用機器の性能を向上させることができる。
低減でき、携帯用機器等におけるバッテリー３による駆
動可能時間を増すことができ、バッテリー駆動による携
帯用機器の性能を向上させることができる。
【００２４】
【発明の効果】以上説明したように本発明によれば、ト
ランジスタを用いた差動スイッチング回路によって、第
１及び第２の直流電源の電圧差を検出し、該検出結果に
基づいて電圧制御回路により、負荷と前記第１及び第２
の直流電源のそれぞれの間に設けた第１及び第２の電界
効果トランジスタのオンオフ状態を制御しているので、
従来に比べて回路中における無駄な消費電力を低減する
ことができ、携帯用機器等におけるバッテリーによる駆
動可能時間を増すことができ、性能を向上させることが
できる。
ランジスタを用いた差動スイッチング回路によって、第
１及び第２の直流電源の電圧差を検出し、該検出結果に
基づいて電圧制御回路により、負荷と前記第１及び第２
の直流電源のそれぞれの間に設けた第１及び第２の電界
効果トランジスタのオンオフ状態を制御しているので、
従来に比べて回路中における無駄な消費電力を低減する
ことができ、携帯用機器等におけるバッテリーによる駆
動可能時間を増すことができ、性能を向上させることが
できる。
【図１】本発明の一実施例を示す回路図
【図２】従来例を示す回路図
１…外部電源、２…負荷回路、３…バッテリー、４…電
源切替回路、４１…差動スイッチング回路、Ｑ１〜Ｑ４
…Ｎチャネルの電界効果トランジスタ、Ｑ５…Ｐチャネ
ルの電界効果トランジスタ、Ｑ６，Ｑ７…ＰＮＰ型のト
ランジスタ、Ｑ８，Ｑ９…ＮＰＮ型のトランジスタ、Ｒ
１〜Ｒ７，Ｒａ，Ｒｂ…抵抗器、ＩＮ１，ＩＮ２…入力
端子、ＯＵＴ…出力端子、Ｇ…接地端子。
源切替回路、４１…差動スイッチング回路、Ｑ１〜Ｑ４
…Ｎチャネルの電界効果トランジスタ、Ｑ５…Ｐチャネ
ルの電界効果トランジスタ、Ｑ６，Ｑ７…ＰＮＰ型のト
ランジスタ、Ｑ８，Ｑ９…ＮＰＮ型のトランジスタ、Ｒ
１〜Ｒ７，Ｒａ，Ｒｂ…抵抗器、ＩＮ１，ＩＮ２…入力
端子、ＯＵＴ…出力端子、Ｇ…接地端子。
Claims (1)
- 【請求項１】 第１及び第２の直流電源のうちの電圧の
高い方の直流電源から負荷に電流を流す電源切替回路に
おいて、 前記第１の直流電源と前記負荷との間に介在し、これら
にドレイン及びソースが接続された第１の電界効果トラ
ンジスタと、 前記第２の直流電源と前記負荷との間に介在し、これら
にドレイン及びソースが接続された第２の電界効果トラ
ンジスタと、 前記第１の直流電源の電圧を制御電圧とする第１のトラ
ンジスタスイッチング回路と前記第２の直流電源の電圧
を制御電圧とする第２のトランジスタスイッチング回路
とを有し、前記第１及び第２の直流電源の電圧差に対応
して前記第１及び第２のトランジスタスイッチング回路
のオン・オフ状態を反転する差動スイッチング回路と、 前記第１及び第２のトランジスタスイッチング回路のオ
ン・オフ状態に基づいて、前記第１及び第２の電界効果
トランジスタのゲート電圧を制御する電圧制御回路とを
設けた、 ことを特徴とする電源切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4214932A JPH0670487A (ja) | 1992-08-12 | 1992-08-12 | 電源切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4214932A JPH0670487A (ja) | 1992-08-12 | 1992-08-12 | 電源切替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0670487A true JPH0670487A (ja) | 1994-03-11 |
Family
ID=16663964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4214932A Pending JPH0670487A (ja) | 1992-08-12 | 1992-08-12 | 電源切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0670487A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266801A (ja) * | 2006-03-28 | 2007-10-11 | New Japan Radio Co Ltd | スイッチ回路 |
| JP2010015416A (ja) * | 2008-07-04 | 2010-01-21 | Sanyo Electric Co Ltd | 電源回路および電池内蔵型機器 |
| JP2013102423A (ja) * | 2011-10-20 | 2013-05-23 | Yamaha Corp | 電源切換装置 |
| CN108988470A (zh) * | 2017-06-05 | 2018-12-11 | 深圳市道通智能航空技术有限公司 | 电池冗余电路、无人飞行器及其电池供电的控制方法 |
| CN110034605A (zh) * | 2019-05-09 | 2019-07-19 | 江铃控股有限公司 | 一种不同电源系统的自动切换电路 |
-
1992
- 1992-08-12 JP JP4214932A patent/JPH0670487A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266801A (ja) * | 2006-03-28 | 2007-10-11 | New Japan Radio Co Ltd | スイッチ回路 |
| JP2010015416A (ja) * | 2008-07-04 | 2010-01-21 | Sanyo Electric Co Ltd | 電源回路および電池内蔵型機器 |
| JP2013102423A (ja) * | 2011-10-20 | 2013-05-23 | Yamaha Corp | 電源切換装置 |
| CN108988470A (zh) * | 2017-06-05 | 2018-12-11 | 深圳市道通智能航空技术有限公司 | 电池冗余电路、无人飞行器及其电池供电的控制方法 |
| CN110034605A (zh) * | 2019-05-09 | 2019-07-19 | 江铃控股有限公司 | 一种不同电源系统的自动切换电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990223 |