JPH0671064B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はFM／AMチューナ等、信号周波数や信号レベルが
異る回路ブロックを同一半導体基板上に形成した半導体
集積回路に関する。

（ロ）従来の技術 TVチューナ、FM／AMチューナ等の電子機器は、RF（Radi
o Frequency）信号からオーディオ信号を取出す為、機
能毎に分割した各回路ブロックの取扱う信号の周波数が
異なる場合が多い。例えば日本国内向けのFMチューナだ
けでも、RF信号は76〜90MHz、中間周波数信号は10.7MH
z、そして20〜20000Hzのオーディオ信号と、20Hz〜90MH
zの広範囲の信号を取扱うことになる。

上記FM／AMチューナの一例を第４図に示す。同図におい
て、（１）はFM放送を選局しその受信周波数信号と局部
発振回路（２）の発振周波数信号とを混合回路（３）で
混合することにより中間周波数に周波数変換するFMフロ
ントエンド回路、（４）は中間周波数信号（IF信号）を
増幅・振幅制限し且つこれを検波してオーディオ信号
（AF信号）を得るFM・IF増幅回路、（５）は例えば特公
昭62−21461号に記載されているが如き機能を有するノ
イズキャンセル回路、（６）はステレオ放送の場合にＬ
チャンネル、Ｒチャンネル信号に復調するマルチプレク
ス回路、（７）はAM放送を選局しオーディオ信号を出力
するAMチューナ回路である。例えばFM放送受信の場合、
アンテナ（８）から入力し、RF増幅回路（９）で高周波
増幅したRF信号とFMフロントエンド回路（１）の局部発
振回路（２）が出力する発振周波数信号とをFMフロント
エンド回路（１）の混合回路（３）で混合することによ
りFMフロントエンド回路（１）からIF信号を出力し、該
IF信号をFM・IF増幅回路（４）の検波回路で検波するこ
とによりFM・IF増幅回路（４）からコンポジット信号を
出力し、マルチプレクス回路（６）によって出力端子
（10）に夫々Ｌチャンネル、Ｒチャンネルのオーディオ
信号を出力する様構成されている。尚、斯る構成のFMチ
ューナ回路は例えば昭和62年12月10日発行、「′88三洋
半導体データブック ポータブルオーディオ用バイポー
ラ集積回路編」第152頁に記載されている。

ところで、近年の電子機器は増々小型化・高性能化が求
められ、それに伴って第４図の回路はできる限り１チッ
プ化する方向に進んでいる。しかしながら、上記FMチュ
ーナの例ではFMフロントエンド回路（１）が数十MHzの
高周波数信号を扱う為、不要輻射による他回路への干渉
が生じ易い。また、アンテナ（８）からの微弱レベル信
号を取扱う為、他回路ブロックとの干渉により回路動作
が不安定になり易く、著しい場合には発振してしまう。
その為、FMフロントエンド回路（１）を含めて１チップ
化すること極めて困難であった。

（ハ）発明が解決しようとする課題 この様に、従来はFMフロントエンド回路（１）をも集積
化することは回路干渉が生じ易い為に極めて困難である
欠点があった。

（ニ）課題を解決するための手段 本発明は前述した課題に鑑みて成され、第１に同時に動
作するFMフロントエンドブロックおよびFM−IFブロック
と、前記FMフロントエンドブロックおよびFM−IFブロッ
クと同時に動作しないAMチューナブロックとを有した半
導体集積回路に於て、 前記FMフロントエンドブロックを形成した第１のブロッ
ク領域と前記FM−IFブロックを形成した第２のブロック
領域との間に、前記第１のブロック領域と前記第２のブ
ロック領域を分離するAMチューナブロックを形成した第
３のブロック領域を形成することで解決するものであ
る。

また第２として、同時に動作するFMフロントエンドブロ
ックおよびFM−IFブロックと、前記FMフロントエンドブ
ロックおよびFM−IFブロックと同時に動作しないAMチュ
ーナブロックとを有した半導体集積回路に於て、 前記FMフロントエンドブロックを形成した第１のブロッ
ク領域を半導体チップのコーナ部に設け、前記FMフロン
トエンドブロック以外が形成される領域と接する前記FM
フロントエンドブロックの２側辺に、前記AMチューナブ
ロックを形成した第３のブロック領域を設け、更に前記
FMフロントエンドブロックおよびAMチューナブロック以
外が形成される領域に前記FM−IFブロックを形成した第
２のブロック領域を設けることで解決するものである。

（ホ）作用 本発明によれば、FMフロントエンドブロックおよびFM−
IFブロックが動作している時は、AMチューナブロックは
動作しておらず、そのため、AMチューナブロック専用の
グランドラインは、吸い取り専用のラインとなり、FMフ
ロントエンドブロックおよびFM−IFブロック夫々からの
リーク電流を吸収し、FMフロントエンドブロックとFM−
IFブロックの相互干渉を防止する。

またFMフロントエンドブロックとFM−IFブロックとの間
は、高インピーダンスのAMチューナブロックが設けられ
た構成となり、FMフロントエンドブロックとFM−IFブロ
ックの相互干渉を防止することが可能となる。

（ヘ）実施例 以下、本発明の第１の実施例を第１図を参照しながら説
明する。先ず第１乃至第３の電子回路ブロックがあり、
この第１乃至第３の電子回路ブロックを形成する第１乃
至第３のブロック領域（21），（22），（23）がある。

この第１乃至第３のブロック領域（21），（22），（2
3）は、斜線でナッチンングされた領域であり、例えばF
Mフロントエンドブロック、FM−IFブロックおよびAMチ
ューナブロックが形成されている。

前記FMフロントエンドブロックが形成される第１のブロ
ック領域（21）、半導体チップ（24）の任意の領域に方
形状に一体で形成され、この第１の領域（21）の周囲
を、前記AMチューナブロックが形成される第３のブロッ
ク領域（23）で囲んでいる。更に第３のブロック領域
（23）の外周部に、前記FM−IFブロックを形成する第２
のブロック領域（22）が形成されている。

従って前記第１のブロック領域（21）と第２のブロック
領域（22）とを分離する第３のブロック領域（23）が形
成された形となる。

この第３のブロック領域（23）に形成されたAMチューナ
ブロックは、第１および第２のブロック領域（21），
（22）に形成されたFMフロントエンドブロックおよびFM
−IFブロックが動作している時、止まっている。そのた
め第３のブロック領域（23）は高インピーダンスとな
り、前記第１および第２のブロック領域（21），（22）
間の相互干渉を防止することができる。

またAMチューナブロック自身が巨大な容量となる。これ
は第２図に示すコンデンサのように、Ｎ型のエピタキシ
ャル層（25）とP⁺型の分離領域（26）、Ｎ型のエピタキ
シャル層（25）とＰ型の半導体基板（27）とで形成され
る。従って前記第１のブロック領域（21）と第２のブロ
ック領域（22）夫々から半導体基板（27）へ高周波ノイ
ズが侵入しても、前記巨大な容量が、この第１のブロッ
ク領域（21）と第２のブロック領域（22）間にあるた
め、この高周波ノイズは、第３のブロック領域（23）に
印加されている電源ライン（28）で吸い上げられ、夫々
のブロック領域（21），（22）へ高周波ノイズが侵入せ
ず干渉を防止できる。

一方、第１のブロック領域（21）の周囲には、第１の電
子回路ブロック専用の第１のグランドライン（29）が形
成され、この第１のグランドライン（29）は半導体チッ
プ（24）周辺に形成された第１のグランドパッドGND₁に
接続されている。

また第３のブロック領域（23）の周囲に、前記第３の電
子回路ブロック専用の第３のグランドライン（30）が形
成され、半導体チップ（24）の周囲に形成された第２の
グランドパッドGND₂より延在されている。また第２のブ
ロック領域（22）の下端には、前記第２の電子回路ブロ
ック専用の第２のグランドライン（31）が第２のグラン
ドパッドGND₂より延在されている。

従って第１のブロック領域（21）と第３のブロック領域
（23）との間には、第１のグランドライン（29）が設け
られ、第３のブロック領域（23）と第２のブロック領域
（22）との間には、第３のグランドライン（30）が設け
られている。

また第１の電子回路ブロックの第１の電源ライン（32）
または、半導体チップ（24）の周囲に設けられた第１の
電源パッドＶ_cc1より延在され、電源を供給しており、
第２の電子回路ブロックおよび第３の電子回路ブロック
夫々の第２電源ラインおよび第３の電源ライン（33），
（28）は、半導体チップ（24）の周囲に設けられた第２
の電源パッドＶ_cc2より延在され、電源を供給してい
る。

ここで第１乃至第３のグランドライン（29），（31），
（30）は第２図のように、P⁺型の分離領域（26）と接続
されているので、半導体基板（27）に流れ出たリーク電
流を吸収することができる。また第２のグランドライン
（31）と第３のクランドライン（30）は、夫々別のライ
ンで前記第２のグランドパッドGBD₂まで延在しているの
で、第１のブロック領域（21）からのリーク電流を第３
のグランドライン（30）で吸取り、このリーク電流を第
２のグランドパッドGBD₂を介して外部へ流すことができ
る。従って第２のグランドライン（31）は、このリーク
電流による干渉がなくなる。

同様に第２の電源パッドＶ_cc2より、第２の電源ライン
（33）と第３の電源ライン（28）が延在しており、前記
第１の電子回路ブロックより第３の電源ライン（28）へ
生じる電圧変動を、直接第２の電子回路ブロック（22）
へ与えることがなくなる。

以上の説明からも明らかな如く、本発明の最も特徴とす
る点は、第１のブロック領域（21）と第２のブロック領
域（22）との間を、３重の障害によって隔離し相互干渉
を防止したことにある。この３重の障害壁とは以下の通
りである。

先ず第１の障壁とは、第１のブロック領域（21）と第３
のブロック領域（22）との間に、第１の電子回路ブロッ
ク専用の第１のグランドライン（29）を設けることであ
る。従ってこのグランドライン（29）は、第１のブロッ
ク領域（21）または第２のブロック領域（22）から第２
のブロック領域（22）または第１のブロック領域（21）
へ干渉を与える基板のリーク電流を吸取ることができ
る。

次に第２の障壁は、第１のブロック領域（21）を囲んだ
第３のブロック領域（23）である。第１の電子回路ブロ
ックおよび第２の電子回路ブロックと、第３の電子回路
ブロックは同時に働かないので、この第１の電子回路ブ
ロックと第２の電子回路ブロックが動作している時は、
第３の電子回路ブロックは止まっている。従って第３の
電子回路ブロックは高インピーダンスとなり、第１のブ
ロック領域（21）または第２のブロック領域（22）から
第２のブロック領域（22）または第１のブロック領域
（21）への干渉を防止することができる。

更に第３の障壁は、第２のブロック領域（22）と第３の
ブロック領域（23）との間に設けられた第３の電子回路
ブロック専用の第３のグランドライン（30）である。こ
の第３のグランドライン（30）は、前述した第１の障壁
と同様の効果を有する。つまり、第３のブロック領域が
動作している時は、第３の電子回路ブロックのグランド
ラインとなり、第１および第２の電子回路ブロックが動
作している時は、吸い取り専用のグランドラインとな
り、第１および第２の電子回路ブロック間の干渉を防止
している。

次に第２の実施例を第３図を用いて説明する。図の如
く、半導体チップ（51）には、同時に動作する第１およ
び第２の電子回路ブロックと、この第１および第２の電
子回路ブロックと同時に動作しない第３の電子回路ブロ
ックと、常時動作する第４および第５の電子回路ブロッ
クが組込まれている。

第３図では、一例として第１乃至第５の電子回路ブロッ
クは、順次FMフロントエンドブロック、FM−IFブロッ
ク、AMチューナブロック、マルチプレクスブロック、バ
イアスブロツクが形成されている。

ここでFMフロントエンドブロックは、他のブロックとの
干渉を一番嫌うので、半導体チップ（51）のコーナに配
置した。ここでは４つのコーナの内、左上のコーナに、
方形状に集積化した。

従って第１の電子回路ブロックが集積される第１のブロ
ック領域（52）は、半導体チップ（51）のコーナ部に設
置される。

次に、前記第１のブロック領域（52）の右および下側
に、Ｌ字形に第３の電子回路ブロックを集積した第３の
ブロック領域（53）を形成する。

ここでは第１の電子回路ブロック以外が形成される領域
と接する第１のブロック領域（52）の側辺に、前記第３
のブロック領域（53）がＬ字形に形成されている。

更に、前記第３のブロック領域（53）の下側辺に、前記
第２の電子回路ブロックが集積される第２のブロック領
域（54）が形成されている。

ここでは、前記第１のブロック領域（52）と第３のブロ
ック領域（53）以外が形成される領域に第２のブロック
領域（54）が形成される。

最後に、前記第１乃至第３のブロック領域（52），（5
4），（53）が形成されて残った領域に、第４および第
５の電子回路ブロックが集積される第４および第５のブ
ロック領域（55），（56）が形成される。

第１の電源ライン（57）は、第１の電源パッドＶ_cc1よ
り延在され、第１のグランドライン（58）は、前記第１
のブロック領域（52）と第３のブロック領域（53）との
間に設けられ、第１のグランドパッドGND₁より延在され
て電源を第１の電子回路ブロックに供給している。

第２の電源ライン（59）、第２の電源パッドより延在さ
れ、第２のグランドライン（60）は、第２のブロック領
域（54）の下側辺に設けられて、第２の電子回路ブロッ
クに電源を供給している。

第３の電源ライン（61）は、前記第２の電源ライン（5
9）と並列に延在され、第３のグランドイン（62）は、
前記第２のグランドライン（60）と並列に延在され、途
中で第２のブロック領域（54）と第３のブロック領域
（53）との間に延在され、前記第３の電子回路ブロック
に電源を供給している。

（ト）発明の効果 以上説明した如く、FMフロントエンドブロックとFM−IF
ブロックとの間に、この２つのブロックが離間するよう
に、AMチューナブロックを設けると、第１に相互干渉の
発生原因となるノイズの侵入が防止できる。第２に、FM
フロントエンドブロックおよびFM−IFブロックが動作し
ている時は、AMチューナブロックは動作しておらず、FM
フロントエンドブロックとFM−IFブロック間のインピー
ダンスが、AMチューナブロックによって高くなり、更に
ノイズの侵入を防止できる。第３に、AMチューナブロッ
クは、Ｎ型のエピタキシャル層とＰ型の基板、Ｎ型のエ
ピタキシャル層とP⁺型の分離領域で接合容量が形成され
ており、またAMチューナブロックは電源ラインと接続さ
れているため、AMチューナブロックを通過する高周波ノ
イズはAMチユーナブロックの電源ラインに吸い取られ
る。従ってFMフロントエンドブロックとFM−IFブロック
間の相互干渉を防止できる。

またFMフロントエンドブロックとAMチューナブロック、
またはFM−IFブロックとAMチューナブロックとの間にP⁺
型の分離領域とオーミックコンタクトしたグランドライ
ンを設けることで、FMフロンエンドブロックからFM−IF
ブロックへ、またはFM−IFブロックからFMフロントエン
ドブロックへ侵入する基板のリーク電流を吸い取ること
ができる。

従ってFMフロントエンドブロックとFM−IFブロックとが
動作している時は、FMフロントエンドブロックのグラン
ドライン、AMチューナブロックおよびこのグランドライ
ンが障壁となり、相互干渉を防止できる。

更には、AMチューナブロックが動作している時は、AMチ
ューナブロックとこのグランドラインは、それぞれ回路
機能として動作しており、FMフロントエンドブロックお
よびFM−IFブロックが動作している時は、AMチューナブ
ロックとこのグランドラインは、FMフロントエンドブロ
ックとFM−IFブロック間の高インピーダンス、FMフロン
トエンドブロックとFM−IFブロックからのリーク電流吸
い取り専用のグランドラインとなり、２つの機能を果た
す。従って１チップ化が可能となる。

【図面の簡単な説明】

第１図は本発明の実施例ある半導体集積回路の平面図、
第２図は第１図のＡ−Ａ′線における断面の概略図、第
３図は本発明の実施例である半導体集積回路の平面図、
第４図はFM／AMチューナブロック図である。 （21）、（52）……第１のブロック領域、（22），（5
4）……第２のブロック領域、（23），（53）……第３
のブロック領域、（24），（51）……半体チップ、（2
9），（58）……第１のグランドライン、（30），（6
2）……第３のグランドライン、（31），（60）……第
２のグランドライン。

Claims (2)

【特許請求の範囲】
1. 【請求項１】同時に動作するFMフロントエンドブロック
   およびFM−IFブロックと、前記FMフロントエンドブロッ
   クおよびFM−IFブロツクと同時に動作しないAMチューナ
   ブロックとを有した半導体集積回路に於て、 前記FMフロントエンドブロックを形成した第１のブロッ
   ク領域と前記FM−IFブロックを形成した第２のブロック
   領域との間に、前記第１のブロック領域と前記第２のブ
   ロック領域を分離するAMチューナブロックを形成した第
   ３のブロック領域を形成したことを特徴とした半導体集
   積回路。
2. 【請求項２】同時に動作するFMフロントエンドブロック
   およびFM−IFブロックと、前記FMフロントエンドブロッ
   クおよびFM−IFブロックと同時に動作しないAMチューナ
   ブロックとを有した半導体集積回路に於て、 前記FMフロントエンドブロックを形成した第１のブロッ
   ク領域を半導体チップのコーナ部に設け、前記FMフロン
   トエンドブロック以外が形成される領域と接する前記FM
   フロントエンドブロックの２側辺に、前記AMチューナブ
   ロックを形成した第３のブロック領域を設け、更に前記
   FMフロントエンドブロックおよびAMチューナブロック以
   外が形成される領域に前記FM−IFブロックを形成した第
   ２のブロック領域を設けることを特徴とした半導体集積
   回路。