JPH0223634A

JPH0223634A - リニア半導体集積回路

Info

Publication number: JPH0223634A
Application number: JP63173007A
Authority: JP
Inventors: Kazuo Tomizuka; 和男冨塚; Sakae Sugayama; 菅山　栄; Takao Saeki; 佐伯　孝夫
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1988-07-12
Filing date: 1988-07-12
Publication date: 1990-01-25
Anticipated expiration: 2009-07-06
Also published as: JPH0652771B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明はＦＭ／ＡＭチューナ等、信号周波数や信号レベ
ルが異る回路ブロックを同一半導体基板上に形成した半
導体集積回路に関する。

（ロ）従来の技術ＴＶチューナ、ＦＭ／ＡＭチューナ等の電子機器は、Ｒ
Ｆ　（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）信号からオー
ディオ信号を取出す為、機能毎に分割した各回路ブロッ
クの取扱う信号の周波数が異る場合が多い。例えば日本
国内向けのＦＭチューナだけでも、ＲＦ倍信号７６〜９
０ＭＨｚ、中間周波数信号は１０．７ＭＨｚ、そして２
０〜２００００Ｈｚのオーディオ信号と、２０Ｈｚ〜９
０ＭＨｚの広範囲の信号を取扱うことになる。

上記ＦＭ／ＡＭチューナの一例を第６図に示す。同図に
おいて、（１）はＦＭ放送を受信しその受信周波数信号
と局部発振回路（２）の発振周波数信号とを混合回路（
３）で混合することにより中間周波数に周波数変換する
ＦＭフロントエンド回路、（４）は中間周波数信号（Ｉ
Ｆ倍信号を増幅・振幅制限し且つこれを検波してＦＭス
テレオコンポジット信号を得るＦＭ・ＩＦ増幅回路、り
５）は例えば特公昭６２−２１４６１号に記載されてい
るが如き機能を有するノイズキルンセル回路、（６）は
ステレオ放送の場合にＬ　ｆ〜ンネル、Ｒチャンネル信
号に復調するマルチプレクス回路、（７）はＡＭ放送を
選局しオーディオ信号を出力するＡＭチューナ回路であ
る。例えばＦＭ放送受信の場合、アンテナ（８）から入
力し、ＲＦ増幅回路（９）で高周波増幅したＲＦ倍信号
ＦＭフロントエンド回路（１）の局部発振回路（２）が
出力する発振周波数信号とをＦＭフロントエンド回路（
１）の混合回路（３）で混合することによりＦＭフロン
トエンド回路（１〉からＩＦ倍信号出力し、該ＩＦ倍信
号ＦＭ・ＩＦ増幅回路（４）の検波回路で検波すること
によりＦＭ−ＩＦ増幅回路（４）からコンポジット信号
を出力し、マルチプレクス回路（６〉によって出力端子
（１０〉に夫々Ｌチ〜ンネル、Ｒｆｗンネルのオーディ
オ信号を出力する様構成きれている。尚、斯る構成のＦ
Ｍチューナ回路は例えば昭和６２年１２月１０日発行、
「′８８三洋半導体デ′−タブツク　ポータプルオーデ
ィオ用バイポーラ集積回路編」第１５２頁に記載されて
いる。

ところで、近年の電子機器は増々小型化・高性能化が求
められ、それに伴って第６図の回路はできる限り１チツ
プ化する方向に進んでいる。しかしながら、上記ＦＭチ
ューナの例ではＦＭフロントエンド回路（１）が数十Ｍ
Ｈｚの高周波信号を扱う為、不要輻射による他回路への
干渉が生じ易い。

また、アンテナ（８）からの微弱レベル信号を取扱う為
、他回路ブロックとの干渉により回路動作が不安定にな
り易く、著しい場合には発振してしまう。その為、ＦＭ
フロントエンド回路（１）をも１チツプ化することは極
めて困難であった。

さらに、近年の電子機器は増々多種・多様化してきてお
りパターン設計時間の短縮が望まれている。また、設計
を終了した半導体集積回路に対して特定の回路ブロック
を削除、置換、追加といった様々な要求がある。しかし
ながら、前記特定の回路ブロックが必ずしも同−占有面
積内に納められるとは限らないので、各要求毎に再度設
計し直さなくてはならず、前記要求に対して即応できな
い欠点があった。

（ハ）発明が解決しようとする課題乙ノ様に、従来はＦＭフロントエンド回路（１）をも集
積化することは回路干渉が生じ易い為に極めて困難であ
る欠点があった。また、／＜ターン設計の開発期間が長
く、様々な要求に即応できな（１欠点があった。

（ニ）課題を解決するための手段本発明は斯上した欠点に鑑み成されたもので、ＦＭフロ
ントエンド回路プロ・ンク（１）の上を交流的に接地し
たシールド電極（１７）で覆うことにより、上記課題の
前者を解消するものである。また、半導体チップ（１１
）の表面を実質的に同一サイズのマット（１６）に分割
し、各回路プロ・ンクを夫々マット（１６）整数個分の
領域に納めることにより、上記課題の後者を解消するも
のである。

（ホ）作用本発明によれば、交流的に接地したシールド電極（１７
）によりＦＭフロントエンド回路ブロック（１）を遮へ
いできるので、また、不要輻射による他回路との干渉を
防止できる。各回路ブロックを実質的に同一サイズのマ
ット（１６）整数個分の領域に納めるので、前記整数個
分の領域を１つのチップとみなした各回路ブロック毎の
並行設計が可能であり、且つ回路ブロックを一定の素子
数に分けてマット（１６）に各々収納するので、マット
（１６）毎の設計をも行うことができる。その為、パタ
ーン設計時間の大幅な短縮ができ、さらには回路変更も
回路ブロック毎且つマット（１６）毎に行うことができ
る。

（へ）実施例以下、本発明を図面を参照しながら詳細に説明する。

第１図は本発明による半導体集積回路を示す平面図であ
る。同図において、（１１）は第６図の如きＦＭ／ＡＭ
チューナ回路を１チツプ化した半導体チップ、（１２）
は電源電位Ｖ。。用の電極パ・ンド、（１３）はグラン
ド電位ＧＮＤ用のグランド電極パ・／ド、（１４）は電
源電位Ｖ。Ｃを各回路へ供給する為の電源ライン、（１
５）はグランド電位を各回路へ供給する為のグランドラ
イン、り１６）はマットである。

マット（１６）については後で詳述する。そして、ＦＭ
−ＩＦ増幅回路（４）、マルチプレクス回路（６）等が
任意の領域に納められると共に、これらを納めた同一半
導体チップ（１１）上にＦＭフロントエンド回路（１）
が収納され、且つ交流的に接地となる電源電位ＶＣＣま
たはグランド電位ＧＮＤが印加され多層配線構造の第２
層目以降の配線層で形成したシールド電極（１７）が前
記ＦＭフロントエンド回路（１）を収納した領域を覆う
ように配設きれている。各回路ブロックはＮＰＮまたは
Ｐ　Ｎ　Ｐ　ｌ−ランジスタ、抵抗、コンデンサ等の回
路素子によって構成されており、これらを電極配線で接
続することにより各回路ブロックの機能を達成している
。

特に前記回路素子間の接続配線を第１層目配線で、シー
ルド電極を第２層目配線で形成すれば、配線層の数を最
も少なくできる。

斯る構成によれば、シールド電極（１７〉が交流的に接
地となる電位に固定されているので、ＦＭフロントエン
ド回路（１）、その中でも特に発振動作を伴う局部発振
回路（２）からの不要輻射を遮へいし、他回路への干渉
を防止できる。また、シールド電極（１７）により遮へ
いきれているので、他回路からＦＭフロントエンド回路
（１）への干渉、特に１０．７ＭＨｚと比較的近似した
周波数で且つ大振幅レベルの信号を扱うＦＭ・ＩＦ増幅
回路（４）との信号干渉を防止することにより、発振等
の誤動作を防止できる。

ところで、ＦＭフロントエンド回路（１）は局部発振回
路（２）と混合回路り３）が主体となる他に、混合回路
（３）のＩＦ出力信号を増幅してＦＭ−ＩＦ増幅回路（
４）へ出力する為の増幅回路（ＩＦ−Ａｔｒ＋ｐ＞や、
受信信号レベルを自動的にコントロールする為の自動利
得制御回路（ＡＧＣ）等、前記主体となる回路に付随す
るその他の回路が組み込まれることが多い。これ等の回
路は全て他回路、特にＦＭ・ＩＦ増幅回路（４）との干
渉を嫌うものであるが、その中でも局部発振回路（２）
は高周波発振という極めて不安定な動作を正確に行わな
ければならないので、最も注意を要する回路である。

その為、第２図に示す如く、局部発振回路（２）部分は
単独でシールド電極（１７ａ）を設け、シールド電極（
１７）が共通インピーダンスを持つことを防ぐことによ
り、シールド電極（１７ａ）を交流的接地電位に堅固に
固定して回路動作の安定化を図る。

これは、シールド電極（１７）を介してのＦＭフロント
エンド回路（１）内での干渉や、他回路からの干渉電流
がシールド電極（１７）を介して局部発振回路（２）ま
で達することによる干渉を防止することにもなる。混合
回路（３）を覆うシールド電極（１７ｂ）と前記付随す
るその他の回路を覆うシールド電極（１７ｃ）も夫々に
分割すると、−層回路動作の安定化が図れる。

また、ＦＭフロントエンド回路（１）内での相互干渉を
防止する為、局部発振回路（２）専用のグランド電極パ
ッド（１３ａ）を設け、グランドライン（１５ａ）も他
とは別個に設けることにより、グランド電位ＧＮＤ用配
線の何れかが共通インピーダンスを持つことによる干渉
を防ぐ。混合回路（３）と前記付随するその他の回路の
グランドライン（１５ｂ）（１５Ｃ）も夫々個別に延在
させてグランド電極パッドく１３ｂ）に接続する。その
際、グランドライン（１５ｂ）（１５ｃ）とシールド電
極（１７ｂ）（１７ｃ）との夫々の接続はできる限りグ
ランド電極パッド（１３ｂ）に近い部分で行うことによ
り、グランドライン（１５ｂ）（１５ｃ）の配線インピ
ーダンスによる無用な電位上昇を最小限に抑える。

前述した様に、局部発振回路（２）は最も注意を要する
回路であり、ＦＭ−ＩＦ増幅回路（４）からは最大限に
離間した回路である。そこで第１図に示す如く、ＦＭフ
ロントエンド回路（１）全体を半導体チップ（１１）の
隅部へ配置すると共に、第２図に示す如く、ＦＭフロン
トエンド回路（１）の中でも局部発振回路〈２）を最も
隅部へ配置することにより、局部発振回路（２）をＦＭ
−ＩＦ増幅回路（４）から最大限離間させて配置する。

この様にすれば、局部発振回路（２）が距離的に離れる
と共番コ、局部発振回路（２）の周囲を混合回路（３）
と前記付随するその他の回路用のシールド電極（１７ｂ
）（１７ｃ）が囲むので、ＦＭ・ＩＦ増幅回路（４）か
らの信号干渉を最小限に抑えることができる。隅部へ離
間することはまた、グランド電極パッド（１３ａ）から
局部発振回路（２）までのグランドライン（１５ａ）の
延在長さを最短にできるので、局部発振回路（２）の安
定動作にも寄与する。

第２図において、（１８）はその下の高濃度分離領域と
オーミックコンタクトする吸出し電極である。吸出し電
極（１８）は局部発振回路（２〉及び混合回路（３）と
、前記付随するその他の回路との間に延在するグランド
ライン（１５ｃ）に接続されて両者の間を流れるリーク
電流を吸出す他、回路素子の中で飽和動作を行うＮＰＮ
−ＰＮＰ　トランジスタや、コンデンサ、抵抗等、リー
ク電流を流出することが予測される回路素子の即近に設
けてリーク電流を吸出す。吸出したリーク電流はそのま
まグランドライン（１５ｃ）を介してグランド電極パッ
ド（ｔａａ）（ｔ３ｂ）へ吸出されるか、または回路の
上を覆うシールド電極（１７ａ）（１７ｂ）（１７ｃ）
に吸出され、シールド電極（１７ａ）（１７ｂ）（１７
ｃ）にコンタクトするグランドライン（１５ｂ）（１５
ｃ）（１５ｄ）を介してグランド電極パッド（１３ａ）
（１３ｂ）に接続される。その断面構造は第３図の様に
なる。

第３図において、（２１）はＰ型半導体基板、（２２）
はＮ型エピタキシャル層、（２３）はＮ４′型埋込領域
、（２４）は基板（２１）に接続するＰ＋型分離領域、
（２５）は素子形成用のアイランド、（２６ａ）（２６
ｂ）はダミーアイランド、（２７）（２８）は回路素子
形成用のＰまたはＮ型拡散領域、（２９）はエピタキシ
ヤル層（２２）を覆う酸化膜、（３０）は第１層目配線
層による素子間接続配線、（１５ｃ）はグランドライン
、（１８ａ）（１８ｂ）（１８ｃ）は吸出し電極、（３
１）は層間絶縁膜、（１７ａ）（１７ｃ）は第２層目配
線によるシールド電極である。ダミーアイランド（２６
ａ）（２６ｂ）は他の回路とＦＭフロントエンド回路（
１）とのリーク電流による干渉を防止する為にＦＭフロ
ントエンド回路（１）全体を囲むように設けたもので、
さらにダミーアイランド（２６ｂ）はＦＭフロントエン
ド回路（１）の局部発振回路（２）だけを囲むように設
けたものである。そして、一部の吸出し電極（１８ａ）
（１８ｂ）はそのまま第１層目配線層を延在してグラン
ドライン（１５ｄ　）　（１５ｃ　）になる他、層間絶
縁膜（３１）のスルーホールを介してシールド電極（１
７ａ）（１７ｃ）に接地電位を与える。その他グランド
ライン（１５ｃ）から遠方に配置する他の吸出し電極（
１８ｃ）は、スルーホールを介してシールド電極（１７
ｃ）に接続することにより、シールド電極（１７ｃ）を
介してグランドライン（１５ｃ）に接続する。

尚、第２図において、局部発振回路（２）だけは吸出し
電極（１８ａ）及びシールド電極（１７ａ）に接地電位
ＧＮＤを与えるグランドライン（１５ｄ）と、局部発振
回路（２）を構成する回路素子に接地電位ＧＮＤを与え
るグランドライン（１５ａ）とを別個に設けることによ
り、吸出したリーク電流による接地電位ＧＮＤの上昇を
抑え回路動作の安定化を図る。

また、外部導出用リードピンも専用に設ける。

上記構成によれば、吸出し電極（１８）によって表面付
近を流れるリーク電流を接地電位ＧＮＤに吸出すことが
できるので、リーク電流による他回路との相互干渉を防
止することができる。また、吸出し電極（１８）は必ず
しもグランドライン（１５）に接続するもので無く、シ
ールド電極（１７）を介して接続するので、ＦＭフロン
トエンド回路（１）を収納した領域の任意の位置に吸出
し電極（１８）を配置することができ、流出し易い回路
素子の即近で直ちにリーク電流を吸出すことができる。

以下、パターン設計を容易ならしめるマット（１６）及
びマット（１６）に第６図の回路を組み込んだ半導体集
積回路を詳細に説明する。

第４図において、先ず半導体チップ（１１）の中央にこ
れを略一直線で横切る分割領域（４１）を形成し、半導
体チップ（１１）の素子形成領域を実質的に上下同一サ
イズの２つの領域に区画する。分割領域（４１）は後述
するようにグランドライン（１５）や電源ライン（１４
）を延在させる為の必要不可避領域であり且つ回路素子
を形成しない領域であって、分割領域（４１）を形成す
ることにより、区画した前記２つの領域を夫々第１と第
２の領域（４２）（４３）とする。そして、分割領域り
４１）とは直交する方向にグランドライン（１５）と電
源ライン（１４）とを−組として隣接させて延在させた
区画ライン（４４）を設け、該区画ライン（４４）を複
数本並設することにより半導体チップ（１１）の表面を
実質的に同一サイズの多数個のマットク１６）に分割す
る。マット（１６）の大きさは任意の一定数の素子がレ
イアウトできる占有面積に設定し、その横幅は経験的に
ＮＰＮ　Ｉ−ランジメタ５〜６個を１列に並べられるよ
うな横幅に設定する。

マット（１６）の両側は区画ライン（４４〉を構成する
グランドライン（１５〉と電源ライン（１４）とをペア
で延在させるので、それらを規則的に配列、例えば櫛歯
状に相対向する様に延在させることにより、マット（１
６）の１辺にはグランドライン（１５）が、他辺には電
源ライン（１４）が夫々接するように延在させ、マット
（１６）に形成した回路素子に動作電源を供給する。

区画ライン（４４）を延在したグランドライン（１５）
と電源ライン（１４〉は、各回路ブロック毎やそれらが
共通インピーダンスを持つことを許可するか否かにより
まとめられ、分割領域（４１）上を延在させて各々が対
応するグランド電極パッド（１３）や電源電極パッド（
１２）に個別に接続される。結果、分割領域（４１）上
はグランドライン（１５）と電源ライン（１４）が複数
本延在し、且つ１本１本は配線インピーダンスを低減す
る為比較的幅広に形成されるので、分割領域（４１）も
当然比較的大占有面積を必要とする。

区画ライン（４４〉を延在させるグランドライン（１５
）と電源ライン（１４）、分割領域（４１）上を延在さ
せるグランドライン（１５）と電源ライン（１４）、及
び各マット（１６）内における回路素子間の接続配線は
、櫛歯状レイアウトを利用することで基本的に第１層目
配線層によって行う。第２層目以降は区画ライン（４４
）や分割領域（４１）を横断してマット（１６〉間の信
号伝達用配線やシールド電極（１７）を形成するのに主
として用いる。

尚、分割領域（４１）は時として各区画ライン（４４）
と平行にも延在させる。これは、パッケージのビン配列
の要求に対するＶＣＣ電極バッド（１２）とグランド電
極パッド（１３）の位置的制約や、隣接したマット（１
６）または回路機能ブロックにおいて特に離間したい関
係がある場合に各マット（１６）の間に設ける。第４図
においては、マットＤとＥの間が前者の理由、マットＭ
とＮの間が後者の理由である。そして、前記平行に延在
させた分割領域（４１ａ）の終端付近に設けたＶＣＣ電
極パッド（１２）とグランドパッド（１３）から夫々■
ｃｃライン（１４）とグランドライン（１５）を引き廻
し、続いて前記半導体チップ（１１）の中央を横切る分
割領域（４１）の上を引き廻して各マット（１６）内の
回路素子に接続する。

この様に素子形成領域を多数個のマット（１６）に分割
した半導体チップ（１１）に機能別回路ブロックを納め
る場合、各回路ブロックは以下の通りに収納する。

先ずマット（１６）が任意の一定の素子数を収納できる
サイズに設計されているので、前記回路ブロックを前記
一定の素子数に区分する。例えばマツｌ−（１６）の大
きさが１００素子収納用で、前記回路ブロックが２７０
素子程度ならば、３個のマット（１６）を用意して各々
１００素子を目安に区分する。むろん、占有面積の大き
なコンデンサ等は考慮に入れる。そして、上記区分に従
って各マット（１６）毎に回路素子を収納し、マット（
１６）に収納したＮＰＮ−ＰＮＰ　トランジスタ、ダイ
オード、抵抗、コンデンサ等の回路素子間の接続配線を
第１層目配線層で終了しておく。これを繰り返して全て
のマット（１６）のパターン設計を終えた後、前記３個
のマット（１６）を隣接して配置し、第２層目以降の配
線によって各マット（１６）間の電気的接続を行うこと
により、機能別回路ブロックを構成する。そして、全て
の回路ブロックをマット（１６）に収納した後、全ての
マット（１６）を組み合せ、第２層目以降の配線層によ
り各回路ブロック間の電気的接続を行うことにより全体
のＩＣを設計する。

本願のＦＭフロントエンド回路（１）を収納する際も上
記手段に準じる。つまり、ＦＭフロントエンド回路（１
）が約２５０個の素子数で構成されているので、３個の
マット（１６）を用意すると共にＦＭフロントエンド回
路（１）全体を８０〜１００素子毎に区分し、この区分
に従ってマツ）Ｋ、Ｌ。

Ｍ夫々に回路素子を収納し、接続配線を配設する。そし
て、マットに、Ｌ、Ｍの上を覆う様にシールド電極（１
７）を設け、ＦＭフロントエンド回路（１）専用に設け
たグランド電極パッド（１３ａ）（１３ｂ）により接地
電位ＧＮＤを印加する。他の各回路ブロックも、上記手
段に準じて夫々整数個のマット（１６）に収納する。

斯る構成によれば、各回路ブロックを整数個のマット（
１６）に収納することにより、各回路ブロック毎の設計
を行え且つ回路ブロックを一定の素子数に分割してマッ
ト（１６）毎の設計が行えるようになる。その為、回路
ブロック毎に並行設計が可能であり、設計期間の大幅な
短縮が図れる。従って、上記マット（１６）内に収納す
ることによってＦＭフロントエンド回路（１）を組み込
んだ半導体集積回路を短期間で設計でき、且つシールド
電極（１７）を設けることにより相互干渉を防止してＦ
Ｍフロントエンド回路（１）を１チツプ化することがで
きる。また回路変更も回路ブロック毎に且つマット毎に
行えるので、ＩＣ全体の設計変更は不要である。

ところで、グランドライン（１５）と電源ライン（１４
）を第１層目配線層で、シールド電極（１７〉を第２層
目配線層で夫々行おうとすると、区画ライン（４４）が
ある為、ＦＭフロントエンド回路（１）内のマット（１
６）間の接続配線は設計自由度が厳しい。

そこで、ＦＭフロントエンド回路（１）は区画ライン（
４４）を除去することにより、全体を２層配線構造で済
ませる。

これを再度第１図と第２図を用いて説明する。

即ち第１図の全体平面図と第２図の部分拡大平面図から
明らかな様に、ＦＭフロントエンド回路（１）部分は区
画ライン（４４）で区画することを解除し、グランドラ
イン（１５）と電源ライン（１４）を任意に延在させる
と共に、シールド電極（１７）の周囲から２層目配線を
用いることによりＦＭフロントエンド回路り１〉と他の
回路を構成するマット（１６）間の接続配線を行う。Ｆ
Ｍフロントエンド回路（１）内のパターンレイアウトは
第２図に準じると良く、移設を容易にする為にＦＭフロ
ントエンド回路（１）の占有面積はマット（１６）整数
個分、具体的には３個分に略等しい面積内に納める。こ
の様な構成とすることにより、ＦＭフロントエンド回路
（１）内は区画ライン（４４）が無いので配線の設計自
由度が増し、２層配線構造だけでシールド電極（１７）
を設けたＦＭフロントエンド回路（１）を効率良く組み
込むことが可能である。

特にマット（１６）の個数が多くなった場合、半導体チ
ップ（１１）の四角形状に対応させる為分割領域（４１
）を設けることによりマット（１６）を多段構造にする
ことが不可欠となるので、ＦＭフロントエンド回路（１
）はマット（１６）に納めるか否かに拘わらずマット（
１６）整数個分に略等しい面積に納めることにより、多
数個のマット（１６）を四角形状に配置することを容易
ならしめる。

前記分割領域（４１）は比較的大占有面積を要する＝２
３ので、ＦＭフロントエンド回路（１〉に対し、干渉を生
じ易い回路ブロックを分割領域（４１）を挾んで配置す
ることにより、両者を距離的に離間させることが容易に
実施できる。第１図または第４図において、マットに〜
マット間を利用することによりＦＭフロントエンド回路
（１）を半導体チップ（１１）の隅部に形成し、この出
力信号であるＩＦ倍信号リミッタ増幅回路で増幅・振幅
制限する機能を有するＦＭ−ＩＦ増幅回路（４）はマッ
トＥ〜マットＩを利用することにより、両者を分割領域
（４１）を挾んで夫々形成する。さらに、ＡＭチューナ
回路（７）がマットＡ〜マットＤに、ノイズキャンセル
回路（５）がマットＮ−マットＰに、マルチブレクスデ
コーダ回路（６）がマットＱ〜マットＴに、その他（オ
プション）の回路がマットＩに夫々集積化されている。

ＦＭフロントエンド回路（１）内のレイアウトは第２図
に準じても良い。

斯る構成によれば、シールド電極（１７）を処したＦＭ
フロントエンド回路（１）に対し、最も注意を要するＦ
Ｍ−ＩＦ増幅回路（４）を分割領域（４１）の分だけ離
間して配置できるので、シールド電極く１７）の効果を
最大限有効に発揮できる。また、第１図の配置によれば
、ＦＭフロントエンド回路（１）を分割領域（４１＞（
４１ａ）とグランドライン（１５）で囲むことができる
ので、両者の間に固定電位の配線を延在させることにな
り、両者間の輻射による干渉を防止することに寄与でき
る。

第５図は上記ＦＭフロントエンド回路（１）をも内蔵し
たＩＣを用いて構成したＦＭ／ＡＭ受信機である。同図
において、（５０）は受信する周波数を選択し同調した
ＲＦ倍信号ＦＭフロントエンド回路（１）の混合回路（
３）またはＡＭチューナ回路（７）の混合回路へ出力す
る同調回路、（５１）（５２）は表面弾性波フィルタ（
５３）から成り、混合回路（３）の出力信号からＦＭ−
ＩＦ倍信号けを取出す第１．第２フィルタ回路、（５４
）はＦＭ・局部発振回路（２）の発振周波数を決定する
局部発振回路（２）の受動回路素子、（５５）はマルチ
ブレクスデコーダ回路（６）の電圧制御発振回路（ＶＣ
Ｏ）の発振周波数を決定する水晶振動子、（５６）はＡ
Ｍ−ＩＦ倍信号けを通過させるフィルタ回路、（５７）
はＡＭチューナ回路（７）の局部発振回路の受動回路素
子、（５８）はＬ及びＲチキンネルの出力端子である。

この他、素子定数的に集積化が困難な値を持つコンデン
サや抵抗が外付けされて全体の回路が実現する。

上記構成によれば、基本的に集積化困難な大容量値のコ
ンデンサ、抵抗、バリスタ等の受動回路素子を外付けす
る他、同調回路（５０）だけを外付けするだけでＦＭ／
ＡＭチューナが実現できるので、部品点数を減少するこ
とにより安価なチューナを構成できる。

（））発明の詳細な説明した如く、本発明によればシールド電極（１７）
を設けることにより不要輻射その他の干渉を防止できる
ので、同一チップ（１１）内に２Ｍ７０２８１２１回路
（１）をも集積化できる利点を有する。

また、局部発振回路（２）部分だけシールド電極（１７
）を分割したので、シールド電極（１７）を介しての局
部発振回路＜２）への信号干渉を防止できる利点を有す
る。

さらに、２Ｍ７０２８１２１回路（１）を、その中でも
局部発振回路（２）を半導体チップ（１１）の隅部へ配
置したので、局部発振回路（２）を位置的に他の回路か
ら最も離間させることができ、相互干渉による影響を最
小に抑えることができる利点を有する。

そして、２Ｍ７０２８１２１回路（１）内の吸出し電極
（１８）はシールド電極（１７）を介してグランドライ
ン（１５）に接続するので、吸出し電極（１８）を任意
の位置に配置できる利点を有する。

次にマット（１６）を利用してＩＣ化したものは、各マ
ット（１６〉毎にパターン設計が行え、設計の終了した
マット（１６）を組み合せることでＩＣ全体のレイアウ
トができるので、２Ｍ７０２８１２１回路（１〉を含む
ＩＣを容易に設計でき、且つシールド電極（１７）によ
り相互干渉を防止して共存を容易にできる利点を有する
。

その際、２Ｍ７０２８１２１回路（１〉内は区画ライン
（４４）を除去することにより、２層配線で配線の設計
自由度を損うこと無くシールド電極（１７）を形成でき
、さらに占有面積がマット（１６）整数個分であるので
、マット（１６）の配置や移設も容易にできる利点を有
する。

また、分割領域（４１）を設けてマット（１６）を多段
構造とすることにより、２Ｍ７０２８１２１回路（１）
を含み多数個のマット（１６）を四角形状内に収納でき
、且つ２Ｍ７０２８１２１回路（１）はマット（１６）
整数個分の領域に形成したので、マット（１６）の配置
及び組み合せが容易である利点を有する。

さらに、分割領域（４１）を挾んで２Ｍ７０２８１２１
回路（１）とＦＭ−ＩＦ増幅回路（４）を配置すること
により、両者を分割領域（４１）の分だけ離間できるの
で、またグランドライン（１５）により囲むことができ
るので、両者の輻射その他による干渉を最小限に抑えら
れる利点を有する。

そして、上記半導体集積回路は２Ｍ７０２８１２１回路
（１）をも１チツプ化できるので、値的に集積化が困難
なコンデンサや抵抗、バリスタ等の受動回路素子と同調
回路（観〉を構成する回路素子を付加することにより、
安価で高性能のＦＭ／ＡＭチューナを構成できる利点を
有する。

【図面の簡単な説明】

第１図は本発明を説明する為の平面図、第２図は２Ｍ７
０２８１２１回路（１）部分の部分拡大平面図、第３図
は第２図の要部断面図、第４図は本発明の詳細な説明す
る為の平面図、第５図は本発明のラジオ受信機を説明す
る為の回路図、第６図はＦＭ／ＡＭチューナ回路を示す
回路図である。（１）はＦＭフロントエンド回路、　（２）は局部発振
回路、　（４）はＦＭ−ＩＦ増幅回路、　（１１）は半
導体チップ、　（１４）は電源ライン、　（１５）はグ
ランドライン、（１６）はマット、（１７）はシールド
電極、　（１８）は吸出し電極、　（４１）は分割領域
、　（４４）は区画ライン、（５０）は同調回路である
。

Claims

【特許請求の範囲】

（１）少なくとも局部発振回路と混合回路を含みＲＦ（
Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）信号をＩＦ（中間周
波）信号へ周波数変換するフロントエンド回路ブロック
と、前記ＩＦ信号を増幅・振幅制限するＩＦ増幅回路ブ
ロックとを同一半導体基板上に集積化し、前記フロント
エンド回路ブロックの上を交流的に接地したシールド電
極で覆ったことを特徴とする半導体集積回路。
（２）前記シールド電極を第２層目配線層で形成したこ
とを特徴とする請求項第１項に記載の半導体集積回路。
（３）前記シールド電極は前記局部発振回路の上を覆う
シールド電極と前記フロントエンド回路ブロックのその
他の回路を覆う１つ以上のシールド電極とに分割されて
いることを特徴とする請求項第１項に記載の半導体集積
回路。
（４）前記局部発振回路を半導体チップの隅部へ配置し
たことを特徴とする請求項第１項に記載の半導体集積回
路。
（５）前記フロントエンド回路ブロック内に半導体の基
板と接続される高濃度分離領域とオーミックコンタクト
する吸出し電極を設け、前記シールド電極を介してグラ
ンド電極パッドへ接続したことを特徴とする請求項第１
項に記載の半導体集積回路。
（６）半導体チップの表面に電源ラインとグランドライ
ンをペアで延在させた区画ラインを複数本並設して前記
半導体チップを実質的に同一サイズの複数個の領域に分
割することにより夫々の領域をマットとし、少なくとも
局部発振回路を有するフロントエンド回路ブロックを整
数個のマットの面積に略等しい領域に形成し、前記フロ
ントエンド回路ブロックとは機能の異る複数の回路ブロ
ックを夫々整数個のマットに収納し、前記フロントエン
ド回路ブロックの表面をシールド電極で覆うと共に、前
記シールド電極を交流的に接地したことを特徴とする半
導体集積回路。
（７）前記電源ラインとグランドライン及び前記マット
内の接続配線は第１層目配線層で形成し、マットとマッ
ト及び回路ブロックと回路ブロックとの接続配線、及び
前記シールド電極は第２層目配線層で形成したことを特
徴とする請求項第６項に記載の半導体集積回路。
（８）半導体チップの中央を略一直線で延在する分割領
域により前記半導体チップを第１と第２の領域に分割し
、前記分割領域とは直交する方向に電源ラインとグラン
ドラインをペアで延在させた区画ラインを複数本並設す
ることにより前記第１と第２の領域を実質的に同一サイ
ズの複数個の領域に分割することにより夫々の領域をマ
ットとし、前記分割領域上に個別に電極パッドへ接続さ
れる電源またはグランドラインを延在させると共に、少
なくとも局部発振回路を含むフロントエンド回路ブロッ
クを整数個のマットの面積に略等しい領域に形成し、前
記フロントエンド回路とは機能の異る複数の回路ブロッ
クを夫々整数個のマットに収納し、前記フロントエンド
回路ブロックの表面を交流的に接地したシールド電極で
覆ったことを特徴とする半導体集積回路。
（９）前記区画ラインを構成する電源ラインとグランド
ライン、前記分割領域上を延在する電源ラインとグラン
ドライン、及び前記マット内の接続配線を第１層目配線
で形成し、マットとマットとの接続電極、回路ブロック
と回路ブロックとの接続電極、及び前記シールド電極を
第２層目配線で形成したことを特徴とする請求項第８項
に記載の半導体集積回路。
（１０）前記フロントエンド回路ブロックの局部発振回
路を半導体チップの隅部へ配置し、分割領域を挾んで半
導体チップの対角線の位置に前記フロントエンド回路ブ
ロックから出力されるＩＦ（中間周波）信号を増幅・振
幅制限するＩＦ増幅回路ブロックを配置したことを特徴
とする請求項第８項に記載の半導体集積回路。
（１１）請求項第１、第６又は第８項に記載の半導体集
積回路に外付部品を付加したことを特徴とするラジオ受
信機。