JPH0674972B2

JPH0674972B2 - パタ−ン欠陥検出装置

Info

Publication number: JPH0674972B2
Application number: JP61110719A
Authority: JP
Inventors: 俊二前田; 仁志窪田; 隆典二宮; 坦牧平; 泰夫中川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-05-16
Filing date: 1986-05-16
Publication date: 1994-09-21
Anticipated expiration: 2009-09-21
Also published as: JPS62267649A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は画像情報の２値化を再現性よく高精度に行う技
術に関連し、例えばLSIウエハ等の半導体素子上に形成
されたパターンの外観を自動的に検査する方法及び装置
に関する。

〔従来の技術〕

LSIなどの集積回路は高集積化と小形化の傾向にある。
かかる微細な配線パターンの形成にあっては欠陥の検出
が当該形成の良否を判定する上で重要である。

欠陥の検出は最早、多数の人員を配置して目視で行う段
階では困難となり、欠陥検出の自動化が急務となってい
る。

そこで光学顕微鏡又は電子顕微鏡等から得られた半導体
素子表面の画像情報を、撮像管や撮像素子等により電気
情報に変換した後、所定の信号処理を施して欠陥の検出
が行われるべく構成された装置並びに方法が公開されて
いる。例えば特開昭57−196377号公報，特開昭58−4663
6号公報，特開昭57−34402号公報に詳述されている。

これらの技術に共通し、かつ必須の構成要素は、第20図
で示される従来装置を参照すれば、半導体のチップ２上
に形成されたパターンを、定位置から２次元パターンと
して再現性良く電気信号に変換することである。

従来装置を用いて動作を簡単に説明する。

リニアイメージセンサ5a,5bは自己走査機能をもってお
り、１次元にパターンを検出する。そしてXYテーブル７
によりLSIウエハ１をリニアイメージセンサ走査と直角
方向に移動させることにより、チップ２の２次元パター
ンを検出する構成となっている。4a,4bは照明光3a,3bを
チップ上に集光させ、かつチップのパターンを拡大して
イメージセンサ上に結像する対物レンズであり、イメー
ジセンサからの電気信号はA/Dコンバータ11a,11bにより
ディジタル信号に変換される。更にディジタル信号は２
値化回路12a,12bによりバイナリ信号に変換されて判定
回路13に至る。

このような従来装置では、イメージセンサ5a,5bでそれ
ぞれ検出される回路パターン等が所定の座標に対して位
置ずれが無いことが理想であるが、少くともイメージセ
ンサ5a,5bで検出される２箇所の回路パターンに位置ず
れが無いことが要求される。

しかし、実際には検査対象を載置したXYテーブルの精
度，チップ配列精度，光学系・機械系の熱変形等により
入力パターン間に位置ずれが生ずることは免れ得ないの
で位置ずれを測定して入力パターン間の位置ずれを補正
して欠陥判定を行っていた。

〔発明が解決しようとする問題点〕

従来技術には次のような問題があった。即ち、第21図
（ａ），（ｂ）に示すように、検討対象多層パターンの
例えば第１層と第２層のパターン間に位置ずれ（アライ
メント誤差）があるとき、従来技術による位置合せを行
った後、不一致検出を行うと第21図（ｃ）に示すように
なり欠陥のみ検出することは不可能であった。即ち、ア
ライメント誤差が存在する場合には、層間アライメント
誤差より小さな欠陥はそれが致命的な欠陥であっても欠
陥だけを弁別して検出することはできない。層間アライ
メント誤差はパターンを形成する場合、避けることがで
きない位置ずれであり、従来の方法で不一致検出を行う
と層間アライメント誤差に覆われてしまい微細な欠陥検
出は不可能である。また、パターンには微小な凹凸や幅
の偏差がある場合もあり、これらを許容して欠陥のみを
検出しなければならない。

更に、２次元パターンを撮像する際に、イメージセンサ
からのアナログ信号をサンプリングしてA/D変換を行う
が、サンプリングに伴う量子化誤差の対策が成されてお
らず、同一のアナログ信号について２回以上サンプリン
グを行う時に誤差が発生していた。

本発明の目的は、自動化に適した多層パターンの外観検
査方法及び装置を提供することである。

より具体的には上記した従来技術の課題をなくし、比較
する２組の多層パターン間に層間アライメント誤差，微
小な凹凸やパターンの線幅の違いがあっても高精度に検
出できる方法及び装置を提供することである。

また撮像素子から入力された同一のアナログ信号につい
て、２回以上サンプリングを行う時に誤差の発生を激減
させる方法及び装置を提供することである。

〔問題点を解決するための手段〕

上記の目的は下記の技術的要素を組合せることにより達
成される。即ち、多層パターンの外観検査技術におい
て、（１）コントラストが小さい多層パターンを２値化せ
ず濃淡の多値として隣接チップと比較する。

（２）層間アライメント誤差を許容するための各層ご
とに位置合せを行い、一層ずつ２チップ間を比較する。

（３）検査済みのチップ間で一致した部分を不感帯化
（don′t care）することでマスキングを行い、一層ず
つ直列的に（シリアルに）検査し、全層を検査する。

（４）不一致部分についてはウィンドを設定し、ウィ
ンド内の複数の画素について明暗の勾配を比較する。

（５）入力した濃淡のアナログ信号をデジタル化し、
単位画素相互間の補間を行い、補間した画素間で比較を
行う。

〔作用〕

（１）撮像素子からのアナログ信号を直接サンプリン
グしてデジタル化し、かつ、デジタル化した画素データ
の補間結果を比較するので、１画素未満の位置ずれが無
視でき、比較の精度が極めて向上する。

（２）２チップ間を各層ごとに位置合せをしては比較
し、不一致部分について位置合せと比較をくり返すこと
になるので、一層ずつパターンを剥ぐようにして欠陥判
定ができる。この結果、層間アライメント誤差による支
障が発生しない。またパターンの微小凹凸，線幅の違い
を克服して欠陥のみを検出できる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。多層
パターンの光学像を電気信号に変換する光電変換器とし
てはリニアイメージセンサ,TVカメラ等いかなるもので
も使用可能であるが、本実施例ではリニアイメージセン
サを用いており、当該リニアイメージセンサの自己走査
及びそれと直角方向に移動するXYテーブルによりLSIウ
エハの２次元パターンを検出する。第１図はパターン外
観検査装置のブロック図である。リニアイメージセンサ
５の出力はA/D変換器11によりディジタル信号に変換さ
れ、エッジ検出回路15aに入力される。A/D変換器出力は
画素メモリ14にも入力され、入力されると同時に画素メ
モリに記憶されている隣接チップの対応するパターンを
画素メモリから読み出し、エッジ検出回路15bに入力す
る。画素メモリを用いることにより１つのイメージセン
サで隣接チップのパターンを比較検査できる。エッジ検
出回路15a,15bでは、パターンのエッジが検出される。

位置ずれ検出回路18では、エッジ検出回路15a,15bの出
力である２値化パターンをシフトし、シフトした位置で
の不一致画素数をカウントし２つの２値化パターン間の
不一致量を検出し、直交する２方向の移動量を最小とす
る２つのカウント値を出力する。

またリニアイメージセンサ５のA/D変換されたディジタ
ル信号出力及び画素メモリの出力は遅延回路19a,19bに
より遅延させる。遅延時間はリニアイメージセンサ画素
数Ｍ（例えば1024）と位置合せに要するイメージセンサ
自己走査回数Ｎ（例えば256）により決定され、遅延回
路19a,19bは各々Ｍ×Ｎのビット数のシフトレジスタに
より構成される。

位置合せ回路20では、位置ずれ検出回路18で決定した最
適な位置合せ状態、即ち不一致量が最小となるように遅
延回路19a,19bの出力を位置合せ回路20でシフトし位置
合せを行う。そして、一致部消去回路21で位置合せされ
た検出画素の明るさの比較を行い、実質的に一致する領
域を消去する。

一致部消去回路21では、明るさの一致しない領域につい
てA/D変換器出力が画素メモリ出力よりも暗い領域であ
る“暗欠陥”候補と明るい領域である“明欠陥”候補を
出力し、勾配比較回路30に入力する。勾配比較回路30で
は、一致部消去回路21で不一致となったこれらの領域に
ついて明るさの勾配を比較し、欠陥判定を行い不一致を
出力する。また一致部消去回路21の出力は、２段目以降
の位置ずれ検出回路18及び遅延回路31a,31bを通して２
段目以降の一致部消去回路21に入力される。

位置ずれ検出回路18では前段の一致部消去回路21の出力
でエッジ検出回路15a,15bの出力のEXORをマスキング
し、また一致部消去回路21では前段の一致部消去回路の
出力で現在の一致部消去回路出力をマスキングする。

以上が一層分のパターンについての不一致検出回路であ
り、これと同一構成の回路がパターン層数だけシリアル
に接続される。そして、最終段の勾配比較回路30の出力
が真の欠陥として採用される。第１図は２つの層パター
ンからなる多層パターンを対象とするものであり、２組
の一層パターン用不一致検出回路によって構成される。
なお遅延回路31a,31bは遅延回路19a,19bと同一の時間だ
け遅延させる回路であり、同一のハード構成である。

また第１図の構成で１層パターン或いは層間アライメン
ト誤差のない２層パターンを検査対象としたときは、第
１段目の勾配比較回路出力の不一致が欠陥として採用さ
れる。

次に各部の詳細を説明する。

第２図（ａ）を参照して第１図のエッジ検出回路15a,15
bとして用いることができる構成例を説明する。同図に
おいて参照番号150はA/D変換器11または画像メモリ14か
らの、例えば8bitのディジタル映像信号を受ける３段の
シフトレジスタで、初段および第３段の加算器151に、
第２段の出力は利得２の増幅器152にそれぞれ供給され
る。加算器151の出力および増幅器152の出力は減算器15
3に加えられ、その差信号出力は２値化回路154において
２値化され、エッジ検出信号として位置ずれ検出回路18
に供給される。シフトレジスタ150,加算器151,増幅器15
2および減算器153で“1,−2,1"オペレータが構成されて
いる。

第２図（ｂ）は縦，横，斜めの８方向でエッジを検出す
るためのエッジ検出回路で、A/D変換器11または画素メ
モリ14の出力を３×３切出し回路24に加え、エッジオペ
レーションを４つのエッジオペレータOP1〜OP4により行
う。各エッジオペレータは第２図（ａ）に図示したもの
と同一でよい。オペレータOP1〜OP4の出力は２値化回路
154−１〜154−４で２値化され、論理和回路25にすべて
供給される。回路25の出力は位置ずれ検出回路18のシフ
トレジスタ181a,180aまたはシフトレジスタ182a（第３
図）に加えられる。

第１図の位置ずれ検出回路18として用いる構成例を第３
図に示す。２値化回路154の出力から、リニアイメージ
センサ５のA/D変換出力円１走査分遅延させるシフトレ
ジスタ180a〜180f及びリニアルイン・パラレルアウトの
シフトレジスタ181a〜181gからなる７×７画素（他の
例:9×９画素でもよい）の２次元局部メモリにより７×
７画素を切出す。一方、他の２値化回路154の出力は同
様のシフトレジスタ182a〜182c,及び183を用いて遅延さ
せ、出力を上記局部メモリの中心位置と同期させる。

シフトレジスタ183の出力と局部メモリ各ビット出力をE
XOR回路184a〜184nで排他的論理和をとり、不一致画素
数を検出する。ただし、２段目以降の位置ずれ検出回路
ではEXOR回路184と次に説明するカウンタ185の間にマス
キング回路189を設け、これにより前段の一致部消去回
路21（第１図）において不一致となった領域についての
み不一致画素数を検出する。カウンタ185a〜185nでこの
不一致画素数の個数を計数する。カウンタ185a〜185n
は、リニアイメージセンサＮ走査毎にゼロクリアし、そ
の直前に値を読出してやれば、Ｍ画素×Ｎ走査のエリア
内の不一致画素数がわかる。局部メモリの各ビット出力
は、シフトレジスタ183の出力に対してXY方向（直交す
る２方向）に±３画素の範囲で、１画素毎にシフトされ
たものであるので、カウンタ185a〜185nではXY方向によ
る画素入力パターンをシフトしたときの各シフト量にお
ける不一致画素数がカウントされる。従って、最小値を
もつカウンタがどれかを調べれば、不一致画素数が最小
となるＸ及びＹ方向のシフト量がわかり、各層に最適な
位置合せが可能となる。

最小値検出回路186（例えば比較回路で構成される）で
はカウンタ185a〜185nの値を読出し、最小値をもつカウ
ンタを選択して、リニアイメージセンサ走査方向（Ｙ方
向）のシフト量188とそれと直角方向（Ｘ方向）のシフ
ト量187を出力する。

第４図に第１図の位置合せ回路20として用いられる構成
例を示す。選択回路201では、シフト量187により遅延回
路19a及び一走査分遅延させるシフトレジスタ200a〜200
fの出力から最適なシフト位置を選択し、シフトレジス
タ202に入力する。また、選択回路203ではシフト量188
により走査方向の最適なシフト位置を選択する。従っ
て、選択回路203の出力には、不一致量が最小となるシ
フト位置の局部メモリが抽出される。

一方、遅延回路19bの出力からも一走査分遅延させるシ
フトレジスタ204a〜204c及びシフトレジスタ205を用い
て、第３図のシフトレジスタ183の出力と同じ量だけ遅
延させた位置の局部メモリの画素を抽出する。この状態
で選択回路203から出力される局部メモリの画素出力は
シフトレジスタ205から出力される局部メモリの画素出
力に対し、位置ずれのない最適なシフト位置になってい
る。

第１図の一致部消去回路21は、位置合せ回路20の出力に
対し差の２値化を行う回路であり、第５図にその構成例
を示す。位置合せされたパターン信号の差を引算器210
で発生し、差信号211を２値化回路212aにより閾値−th₀
で２値化し、−th₀より大ならば実質的に一致し欠陥が
ないので不感信号（don′t care信号）を出力する。同
様に２値化回路212bにより閾値th₀で２値化し、th₀より
小なられば実質的に一致し欠陥がないので不感信号（do
n′t care信号）を出力する。一致しない場合は前者が
“暗欠陥”候補、後者が“明欠陥候補”となる。ただ
し、２段目以降の一致部消去回路では、２値化回路212
a,212bの後にマスキング回路214a,214bを設け、前段の
一致部消去回路で一致したと判断された領域については
２値化回路212a,212bの出力に拘らず不感（don′t car
e）とする。

第６図に第１図の勾配比較回路30の詳細ブロック図、第
７図に勾配比較回路30として用いられる具体的構成例を
示す。第６図において、論理和回路32により一致部消去
回路の出力である暗欠陥候補303明欠陥候補303の論理和
をとることによって位置合せされたディジタル信号300,
301の差の絶対値の２値化回路を得る。検出した欠陥候
補から、３×３ウィンド処理回路33により、３画素未満
の欠陥候補は除去する。ウィンド処理回路33の出力は、
信号300,301の不一致量が大きく、かつ３×３画素以上
のものとなる。次に、これらの欠陥候補について信号30
0,301のウィンド内勾配を勾配検出回路34,35により求め
る。こうして求めた勾配を比較回路36により互いに比較
することにより、勾配が大きく異なる場合には欠陥とし
て検出する。

次に第６図の各部に用いることができる構成例を第７図
により説明する。リニアイメージセンサの１走査分遅延
させるシフトレジスタ330,331と、シリアルインパラレ
ルアウトのシフトレジスタ332とにより構成した３×３
画素の切出し回路、及びAND回路334により、３×３のウ
ィンド内の画素の明るさの差がいずれもth₀（第５図の
２値化閾値）以上ならば、AND回路335を可能（enable）
に、そうでなければ不可能（disable）にする。一方、
シフトレジスタ340,341,シリアルインパラレルアウトの
シフトレジスタ342により構成した３×３画素の切出し
回路により、信号300,301からAND回路出力335と同期し
て３×３画素を切出す。AND回路出力335は、信号300,30
1の差の絶対値が３×３画素にわたり、th₀以上ならば可
能（enable）となり、３×３画素の切出し回路を有効に
する。３×３画素の切出し回路から明るさを取り出し、
引算器343に入力し、勾配（明るさの傾き）を検出す
る。検出した勾配は、比較回路36により信号300,301に
対応する勾配を比較し、勾配が大きく異なる場合には欠
陥として検出する。比較回路36の内部は、引算器とコン
バレータで構成されている。

勾配の１例を第８図（ａ），（ｂ）に示す。３×３画素
の切出し回路のそれぞれの画素をA,B,…,Iとすると、第
８図（ｂ）に示すような差の列挙から成る勾配テーブル
を作ることができる。勾配テーブルの値を比較し、その
値が信号300と301の間で１つでも大きく異なれば、そこ
には信号300と301に差を生じせしめた欠陥が存在する。

勾配の他の例を第８図（ｃ）に示すような勾配テーブル
で示すことができる。勾配テーブルの値を比較し、その
値が信号300と301の間で実質的に一致しなければ、そこ
には信号300と301に差を生ぜしめた欠陥が存在する。勾
配テーブルの比較は次のように行う。

Δ１＝｜（Ａ−2E＋Ｉ）−（Ａ′−2E′＋Ｉ′）｜ Δ２＝｜（Ｂ−2E＋Ｈ）−（Ｂ′−2E′＋Ｈ′）｜ Δ３＝｜（Ｃ−2E＋Ｇ）−（Ｃ′−2E′＋Ｇ′）｜ Δ４＝｜（Ｄ−2E＋Ｆ）−（Ｄ′−2E′＋Ｆ′）｜とすると min（Δ1,Δ2,Δ3,Δ４）th₀ …… により欠陥が存在するかどうか判定する。ここで、Ａ′
〜Ｉ′のようにダッシュを付したのは、信号301の画素
信号であることを表わし、Ａ〜Ｉは信号300の画素信号
であることを表わす。式は、信号300と301の間に、勾
配（２次微分）が１つでも近い値をとれば欠陥とみなさ
ず、これを許容するものであり、逆に勾配が１つも近い
値をとらないならば、欠陥が存在すると判定する。

式は次のようにも書ける。

ただしここで、∩はANDを表わす。

勿論、式は、勾配テーブル第８図（ｂ）にも適用でき
る。この場合、 Δ１＝｜（Ｂ−Ｈ）−（Ｂ′−Ｈ′）｜ Δ２＝｜（Ｄ−Ｆ）−（Ｄ′−Ｆ′）｜ Δ３＝｜（Ｇ−Ｃ）−（Ｇ′−Ｃ′）｜ Δ４＝｜（Ｉ−Ａ）−（Ｉ′−Ａ′）｜とすればよい。

AE＝（Ａ＋Ｂ＋Ｄ＋Ｅ）/4 CE＝（Ｂ＋Ｃ＋EzF）/4 IE＝（Ｅ＋Ｆ＋Ｈ＋Ｉ）/4 GE＝（Ｄ＋Ｅ＋Ｇ＋Ｈ）/4 BE＝（Ｂ＋Ｅ）/2 FE＝（Ｆ＋Ｅ）/2 HE＝（Ｈ＋Ｅ）/2 DE＝（Ｄ＋Ｅ）/2 式によれば、第１図のイメージセンサ５及びA/D変換
器11によるサンプリング誤差を許容して、極めて激密な
欠陥判定を行うことができる。

第８図（ｅ）に示すように、画像信号して得られる値
は、サンプリングされディジタル化された明るさであ
り、画素D,E,F…である。従って、画素ＤとＥの間の位
置の明るさ情報は失われている。そして、サンプリング
点はたとえ同一の検出系で同一のウエハを撮像しても、
同一になることはなく、２回目のサンプリング点は１回
目とは異なる。従って第８図（ｅ）に示すように１回目
のサンプリング点は〇印となり、２回目のサンプリング
点は×印となる。即ち、画素以内の誤差が生じることになる。このように、サン
プリングのタイミングは微妙にずれるため、第１図の位
置ずれ検出回路18及び位置合せ回路20で画像信号を位置
合せしても、サンプリングの時間間隔Ｔ（画素間隔）の
1/2以下の位置ずれは原理上免れられない。従って、信
号300の画素Ｅ′と信号301の画素Ｅを位置合せし比較す
る場合、Ｅ′を更に補間画素DE,FEと比較してやれば正
しく１画素未満（サブビクセル）の単位で位置合せが行
える。従って、式によれば、サンプリングによって生
ずる位置合せ誤差を完全に排除した状態で欠陥判定を行
うことができ、検査の信頼性を格段に向上させることが
できる。

第８図（ｄ）の補間勾配を用いない勾配検出回路34,35
（第６図）の構成例を第９図（ａ）に示す。同図は３×
３画素の明るさ勾配を、対応するパターン上の対応点の
周囲２画素を拡大した範囲内で比較するものである。同
図では例えば斜線の部分の明るさ勾配を比較した様子を
表わしているが、７×７画素の範囲内で最も明るさ勾配
の近い箇所を探し、そのとき局所的位置合せがなされる
とみなし、その勾配の値を比較することによって欠陥か
どうか判定するものである。参照符号351,354はシフト
レジスタであり、その他の部材は第７図と同じでよい。

また、第９図（ａ）の特別な場合として、ウインド351,
354をそれぞれ１×１画素,3×３画素とし、ウインド351
内の画素の明るさがウインド354内の３×３画素の範囲
内の明るさに近い箇所を探し、そのとき局所的位置合せ
がなされるとみなし、その明るさを比較することによっ
て欠陥かどうか判定することもできる。

このことは微小欠陥を検出したい場合に、１×１画素の
ウインドでも本発明が適用できることを示すものであ
り、３×３画素のウインドによって定義した明るさ勾配
を１×１画素のウインドに適用した例に該当する。

第９図（ｂ）に第８図（ｄ）の補間勾配を用いる勾配検
出回路の構成を示す。同図では積算回路により補間画素
を得、この補間画素AE〜DE及びＥと、Ｅに対応する画素
Ｅ′との差の絶対値も検出する。そして、これらの差の
絶対値から最小値を検出し、この最小値を２値化回路で
２値化している。

第10図に、異なる閾値、例えばth₁で２値化して得た不
一致領域について勾配比較を行う例を示す。第６図では
第１図の一致部消去回路21で検出された不一致領域につ
いて勾配比較が行われた。即ち、信号300,301の差を閾
値th₀で２値化し、得られる暗欠陥候補と明欠陥候補の
論理和をとったが、異なる閾値で２値化して得た不一致
領域について勾配比較を行ってもよい。位置合せがされ
た信号300,301（ここでは８ビット）は、引算器311に入
力され、EXOR回路312により、300と301の差の絶対値が
検出される。差の絶対値は、コンパレータ320により、
閾値th₁で２値化され、ウインド処理回路33に入力され
る。

第10図では、２つの信号300,301の差の絶対値を２値化
回路320で２値化したが、第11図に示すように、300と30
1の差の絶対値からシフトレジスタ321、シリアルインパ
ラレルアウトのシフトレジスタ322により構成した３×
３画素の切出し回路、及び加算回路323により、３×３
画素の明るさの差の絶対値の和を求め、これをコンパレ
ータ324で２値化してもよい。

以上、第１図を実現する構成例を具体的に説明した。こ
れらのうち、位置ずれ検出回路18と一致部消去回路21は
１段目と２段目以降ではマスキング回路189（第３図）
及び214（第５図）の有無により異なる。これらは、マ
スキング回路189では21からの出力（暗欠陥候補302）
を、214では31a,31bからの出力を１段目だけそれぞれ強
制的にLowとすることによっても実現できる。

なお、第３図の位置ずれ検出回路において、２次元局部
メモリにより７×７画素を切出し、位置ずれ検出に用い
た。これは一般的にはｎ×ｎ画素でよく、検出画像の位
置ずれの状態、層間アライメント誤差の大小から決めて
よい。

次に、本発明により多層パターンが実際にどのように検
査されるかを具体的に説明する。

近接した２チップを比較する場合、第12図（ａ），
（ｂ）に示すように、２つのチップ上の対応する第１層
パターン及び第２層パターンからなる二層パターンf₂,g
₂が検出される。パターンf₂とg₂の間には、層間アライ
メント誤差が存在する。第１図に位置合せ回路20によ
り、第１層パターン同志の位置合せを行い、第12図
（ｃ）を得る。

次に一致部消去回路21により明るさの一致した領域即ち
第１層パターンを消去するが、この第１層パターン消去
を検出パターンf₂について行う。検出パターンg₂につい
ては手を加えない。そして第12図（ｄ）のようにパター
ンf₂における第１層パターン消去に伴ない。第２層パタ
ーンも一部消去される。第１層パターン位置合せ後消去
した領域を不感帯（don′t care）としてマスキング回
路によりマスクし、消去した第２層パターンの一部が第
２層パターンの位置合せ時に不一致として検出されるこ
とを避ける。従って、第12図（ｄ）の場合、実線以外は
マスクされる。そして、２段目の位置合せ回路20、一致
部消去回路21によりこれらのパターンと検出パターンg₂
（第12図（ｅ））の位置合せを行い、残された第２層パ
ターンの検査を行う。これにより第12図（ｆ）に示すよ
うに欠陥だけが検出できる。

このように多層パターンを構成する層パターンごとに位
置合せを行い、明るさを比較して一致している領域を消
去することを層パターン数だけシリアルに繰返すことに
より、欠陥だけを検出することが可能になる。

次に第13図及び第14図を用いて、一致部消去回路21の動
作をさらに詳しく説明する。第13図（ａ），（ｂ）は２
つの半導体IG構造体の多層パターンf₃及びg₃の多値信号
波形の一例である。これを位置合せし重ね合せて（位置
合せは第15図，第16図を参照して後で説明する）表示す
ると、第13図（ｃ）の状態となる。例えば、欠陥は正常
部より暗いのでf₃−g₃＞−th₀ならばf₃を消去すると第1
3図（ｄ）を得る。ここで、斜線部はf₃−g₃＞−th₀を満
たす領域を表わし、f₃とg₃が実質的に一致したとみなし
て不感帯（don′t care）とした領域である。th₀はパタ
ーンｆとｇが一致するかどうかを判定する閾値である。
第13図（ｄ）から第１層パターンについては欠陥が存在
しなかったことがわかる。しかし、第２層パターンにつ
いては層間アライメント誤差のために位置合せが不完全
となり消去することができない。

次に第14図（ａ）（第13図（ｄ）と同じ）と第14図
（ｂ）（第13図（ｂ）と同じ）を位置合せし重ね合せて
表示すると、第２層パターンの位置合せがなされ第14図
（ｃ）となる。再びf₃−g₃＞−th₀の判定を行うと、第
１層パターン間に不一致が発生するが第５図のマスキン
グ回路214aによりこれぞれ不一致はマスキングされ、第
14図（ｄ）のように求める欠陥だけが検出される。第13
図，第14図では暗欠陥候補を例にとり説明したが、f₃−
g₃＜th₀なる判定も可能であり、これは第５図の２値化
回路212b、マスキング回路214bにより実行される。この
ようにしてパターンf₃〜g₃から欠陥候補が抽出される。

次に、第15図及び第16図を用いて、エッジ検出回路15a,
15b、位置ずれ検出回路18（いずれも第１図参照）の動
作を説明する。第15図（ａ），（ｄ）はパターンf₄及び
g₄の信号波形である。これらの信号波形に第２図（ａ）
で示した回路により｜−2|なるオペレータを適用する
と、暗い低レベルのエッジだけを検出でき、第15図
（ｂ），（ｅ）を得、これをある２値化閾値th₃で２値
化するとパターンのエッジの最も暗くなる点を“1"に、
それ以外を“0"にすることができ、第15図（ｃ），
（ｆ）を得る。従って、これらのエッジパターンを表わ
す２値化パターンを用いて、パターンマッチングの手法
により位置合せができる。第３図の位置ずれ検出回路
は、これを実現するもので、２値化エッジパターンをｆ
_ｅ,g_ｅとすると、なるＳ（u,v）を測定し、Ｓ（u,v）が最小となるu,vの
量を求めるものである。ただし、一致部消去回路21と同
様に、第13図，第14図で示した斜線部は、第３図のマス
キング回路189a〜ｎによりマスキングし、前段までの一
致部消去回路21において不一致となった領域についての
み、Ｓ（u,v）を算出する。ここで（i,j）はパターンの
画素の座標を表わす。

パターンf₄及びg₄は本来２次元の信号であるから、第16
図に示すような２次元的広がりを持ったパターンのエッ
ジを検出するためのオペレータを用いる。これは第２図
（ｂ）に示した回路構成により実現できる。

次に第17図〜第19図を用いて、勾配比較回路30がどのよ
うに欠陥候補からの真の欠陥のみ抽出するかを説明す
る。第17図及び第18図において、２つのチップ上の対応
する多層パターンf₅,g₅を位置合せし（第17図
（ａ））、一致部消去回路21で明るさの差をとると（第
17図（ｂ））、明るさの差の絶対値が２値化閾値th₀よ
り大きい所では、次のようになる。即ち、層間アライメ
ント誤差が小さい場合や、パターンの微小凹凸が存在す
る場合、またはパターンの線幅がチップによって若干異
なる場合には、第17図（ｃ）に示すようにもとのパター
ンf₅,g₅の明るさ勾配はほぼ同じ値をもつか、同じ値を
もたない場合でも大きな差はないという傾向がある。し
かし、これらが大きい場合には第18図（ａ）〜（ｃ）に
示すようにパターンf₅とg₅の明るさ勾配（ｃ）はまった
く異なる値になる。

層間アライメント誤差，パターンの凹凸，線幅の違い
は、それがある基準値より大きければ欠陥と見なし検出
しなければならないが、ある基準値より小さければ正常
と見なし許容しなければならない。このうち、層間アラ
イメント誤差の大小は第１図の位置ずれ検出回路18の出
力u,vから判断でき、しかも層間アライメント誤差は各
層ごとに位置合せ、一致部消去を繰返すことから許容で
きるものである。

パターンの凹凸、線幅の違いが勾配比較回路30で許容で
きることを次に示す。第19図に示すように、パターン
f₆,g₆を位置合せした場合、パターンの微小凹凸（ある
いは線幅の違い）により、位置合せが完全になされず、
第19図（ｂ）のように１画素の位置合せ誤差、第19図
（ｃ）のように２画素の位置合せ誤差、第19図（ｄ）の
ように３画素の位置合せ誤差がそれぞれあるとき、不一
致量の大きな領域に第６図のウインド処理回路33により
３×３のウインドを当てはめる。

このウインドは２次元であるが、説明の都合上、１次元
で以下説明する。このウインドにより３×３画素の大き
さの不一致の欠陥を検出する。第19図（ｂ）の場合に
は、パターンの不一致量が小さいため問題はない。第19
図（ｃ）の場合は、図示の画素の不一致量が大きくな
り、欠陥候補となる。曲線により囲まれた領域の形状に
注目すれば、この欠陥候補に３×３のウインドを当ては
め、第６図の勾配検出回路34,35によりウインド内の２
つのパターンの明るさ勾配を求め、比較回路36により明
るさ勾配を比較すると、それらはほぼ一致し、従って局
所的な小さな位置ずれであることがわかる。第19図
（ｄ）の場合は、図示の画素の不一致量が大きくなり欠
陥候補となる。そして３×３のウインド内の明るさ勾配
は互いに値が若干異なり、位置ずれが第19図（ｃ）の場
合よりも大きいことがわかる。この勾配の値によって、
欠陥かどうか判断できる。

以上説明したように、第１図の実施例によれば層間アラ
イメント誤差、パターンの微小凹凸、線幅の微小な寸法
差によらず欠陥だけを確実に検出することができる。

なお第１図は２つの層パターンからなる多層パターンを
対象とするものであり、２組の一層パターン用不一致検
出回路によって構成した。しかし、実際には多層パター
ンといえども層間アライメント誤差が全ての層パターン
について存在するわけではなく、不一致検出回路を層数
以下の個数シリアルに接続することによって欠陥判定を
行うこともできる。また、一層パターンが検査できるこ
とは言うまでもない。

また第12図の説明において、位置合せが第１層パターン
から行われるとしたが、実際には第１層パターンから行
われるのか第２層パターンから行われるかの選択はでき
ない。エッジ画像の不一致画素数を最少とする制約か
ら、太いエッジをもつ層パターンから位置合せがなされ
るはずであるが、これらの順序は欠陥判定の原理上どち
らが先でも構わない。

また、第１図は１つのイメージセンサと画像メモリによ
り比較検査を実現したが、第20図に示すような２つのイ
メージセンサを用いて比較検査を行う装置にも本発明が
適用できることは言うまでもない。

〔発明の効果〕

本発明によれば、コントラストの低い検査対象から欠陥
を検出することが可能になる。具体的には、層間アライ
メントの誤差、パターンの微小な凹凸、線幅の微小な差
によらず、欠陥だけを検出することが可能である。従っ
て、パターン検査の自動化に貢献できる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図（ａ）
の第１図のエッジ検出回路の一構成例を示す図、第２図
（ｂ）は第２図（ａ）のエッジ検出回路を用いて構成し
た８方向のエッジを検出する回路の一構成例を示す図、
第３図は第１図の位置ずれ検出回路の一構成例を示す
図、第４図は第１図の位置合せ回路の一構成例を示す
図、第５図は第１図の一致部消去回路の一構成例を示す
図、第６図は第１図の勾配比較回路の詳細なブロック
図、第７図は第１図の勾配比較回路の一構成例を示す
図、第８図（ａ）は３画素×３画素の検出ウインドを示
す図、第８図（ｂ）は２画素の差から成る勾配テーブル
を示す図、第８図（ｃ）は３画素を用いて２次微分を成
分とする勾配テーブルを示す図、第８図（ｄ）は２画素
間を補間した値を検出ウインドとする補間を示す図、第
８図（ｅ）はサンプリングの相違により１画素未満の誤
差が生じることを示す図、第９図（ａ）は第８図（ｄ）
の補間勾配を用いない第６図の勾配検出回路の一構成例
を示す図、第９図（ｂ）は第８図（ｄ）の補間勾配を用
いる第６図の勾配検出回路の一構成例を示す図、第10図
は異なる閾値で２値化をして不一致領域を得るための第
５図の一部分を示す図、第11図は第10図に対応する他の
構成例を示す図、第12図は多層パターンの比較手順の１
例を示す図であって、（ａ）は比較の一方の対象である
検出パターンf₂を示す図、（ｂ）は比較の他方の対象で
ある検出パターンg₂を示す図、（ｃ）は第１図の位置合
せ回路により第１層のパターン相互の位置合せが行われ
た結果を示す図、（ｄ）は（ａ）の一致した領域を消去
した結果を示す図、（ｅ）は説明の便宜のため描かれた
（ｂ）と同じパターンを示す図、（ｆ）は第２層のパタ
ーンである（ｄ）と（ｃ）の位置合せを行った結果を示
す図、第13図は多層パターンの比較手順の１列を多値信
号波形を用いて示す図であって、（ａ）は比較の一方の
対象である検出パターンの信号波形f₃を示す図、（ｂ）
は比較の他方の対象である検出パターンの信号波形g₃を
示す図、（ｃ）は第１層パターンの位置合せを行った結
果を示す図、（ｄ）は第１層パターンの一致部を消去し
た結果を示す図、第14図は多層パターンの比較手順の１
例を多値信号波形を用いて示す図であって、（ａ）は第
13図（ｄ）と同様、第１層パターンの一致部を消去した
結果を示す図、（ｂ）は第13図（ｂ）と同様、比較の他
方の対象である検出パターンの信号波形g₃を示す図、
（ｃ）は第２層パターンの位置合せを行った結果を示す
図、（ｄ）はマスキング回路が不一致をマスクするため
欠陥のみを検出した結果を示す図、第15図はエッジ検出
の手順の１例を示す図であって、（ａ）及び（ｄ）は各
々、比較の一方及び他方の対象である検出パターンの信
号波形f₄及びg₄を示す図、（ｂ）及び（ｅ）は各々、エ
ッジ検出オペレータを適用した結果を示す図、（ｃ）及
び（ｆ）は各々、２値化閾値を用いて２値化した結果を
示す図、第16図はエッジ検出オペレータが２次元的に適
用されることを示す図、第17図は許容できる不一致パタ
ーンが第１図の勾配比較回路によって処理される１例を
示す図であって、（ａ）は比較の対象である２つの多層
パターンの位置合せを行った結果を信号波形f₅,g₅で示
す図、（ｂ）は第１図の一致部消去回路で（ａ）の差の
絶対値をとった結果を示す図、（ｃ）は（ａ）の信号波
形f₅及びg₅各々の傾きを示す図、第18図は許容できない
不一致パターンが第１図の勾配比較回路によって処理さ
れる１例を示す図であって、（ａ）は比較の対象である
２つの多層パターンの位置合せを行った結果を信号波形
f₅,g₅で示す図、（ｂ）は第１図の一致部消去回路で
（ａ）の差の絶対値をとった結果を示す図、（ｃ）は
（ａ）の信号波形f₅及びg₅各々の傾きを示す図、第19図
は第１図の勾配比較回路によってパターンの凹凸，線幅
の違いが許容できることを示す図であって、（ａ）は比
較の対象である２つのパターンの平面図、（ｂ）は１画
素の位置合せ誤差が生じている場合を信号波形f₆,g₆で
示す図、（ｃ）は２画素の位置合せ誤差が生じている場
合を信号波形f₆,g₆で示す図、（ｄ）は３画素の位置合
せ誤差が生じている場合を信号波形f₆,g₆で示す図、第2
0図は２つのイメージセンサを用いて比較を行う装置の
概略を示す図、第21図はアライメント誤差がある比較対
象を従来技術で位置合せを行った場合に欠陥の検出精度
が低下することを示す図であって、（ａ）は比較の一方
の対象である多層パターンf₁の平面図、（ｂ）は比較の
他方の対象である多層パターンg₁の平面図、（ｃ）は第
２層のパターンを相互に位置合せした結果を示す図であ
る。５……イメージセンサ,11……A/D変換器， 14……画素メモリ,18……位置ずれ検出回路， 21……一致部消去回路,30……勾配比較回路。

フロントページの続き (72)発明者牧平坦神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内 (72)発明者中川泰夫神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内 (56)参考文献特開昭61−212708（ＪＰ，Ａ) 特開昭61−151410（ＪＰ，Ａ) 特開昭59−159005（ＪＰ，Ａ) 特公平１−60766（ＪＰ，Ｂ２) 特公平３−45762（ＪＰ，Ｂ２) 特公平４−53253（ＪＰ，Ｂ２) 特公昭61−4174（ＪＰ，Ｂ２)

Claims

【特許請求の範囲】

【請求項１】同一となるように形成された回路パターン
であって該パターン面に垂直に複数層の重ね合せから成
るものを、該パターン面に沿う２次元平面に複数個有す
る試料について、２つの前記回路パターンの相互に対応
する部分の画像信号を入力して、位置ずれ検出、位置合
せ及び比較を行うことで前記回路パターンの欠陥を検出
するパターン欠陥検出装置において、前記画像信号を変換して得られた多値のデジタル信号か
ら前記パターンのエッジを検出して２値化した信号を入
力し、位置ずれ量を出力する位置ずれ検出回路、及び、
該デジタル信号を遅延させた後、該位置ずれ量に基づい
て位置合せを行う回路を少くとも２組有するパターン欠
陥検出装置。
【請求項２】同一となるように形成された回路パターン
を複数有する試料について、２つの前記回路パターンの
相互に対応する部分の画像信号を入力して、位置ずれ検
出、位置合せ及び比較を行うことで前記回路パターンの
欠陥を検出するパターン欠陥検出装置において、前記画像信号を変換して得られた多値のデジタル信号か
ら前記パターンのエッジを検出して２値化する回路であ
って、該デジタル信号に該エッジを顕在化させる演算子
を作用させる回路構成を採るエッジ検出回路を有するパ
ターン欠陥検出装置。
【請求項３】同一となるように形成された回路パターン
を複数有する試料について、２つの前記回路パターンの
相互に対応する部分の画像信号を入力して、位置ずれ検
出、位置合せ及び比較を行うことで前記回路パターンの
欠陥を検出するパターン欠陥検出装置において、前記画像信号を変換して得られた多値のデジタル信号を
遅延させて位置合せを行った後、前記２つの回路パター
ンの相互に対応する画素の差の絶対値を採り、該絶対値
を比較する領域で論理和を採った後、２値化する回路を
有するパターン欠陥検出装置。
【請求項４】同一となるように形成された回路パターン
を複数有する試料について、２つの前記回路パターンの
相互に対応する部分の画像信号を入力して、位置ずれ検
出，位置合せ及び比較を行うことで前記回路パターンの
欠陥を検出するパターン欠陥検出装置において、前記画像信号を変換して得られた多値のデジタル信号か
ら検出された前記パターンのエッジを２値化した信号を
入力し、位置ずれ量を出力する位置ずれ検出回路、前記画像信号を変換して得られた多値のデジタル信号を
遅延させた後、前記位置ずれ量に基づいて位置合せを行
う回路、前記位置合せ後の多値のデジタル信号と、該デジタル信
号を２値化した信号とを入力し、前記２つの回路パター
ンの相互に対応する画素の近傍を補間して比較する回路
を有するパターン欠陥検出装置。
【請求項５】同一となるように形成された回路パターン
を複数有する試料について、２つの前記回路パターンの
相互に対応する部分の画像信号を入力して、位置ずれ検
出，位置合せ及び比較を行うことで前記回路パターンの
欠陥を検出するパターン欠陥検出装置において、前記画像信号を変換して得られた多値のデジタル信号か
ら検出された前記パターンのエッジを２値化した信号を
入力し、位置ずれ量を出力する位置ずれ検出回路、前記画像信号を変換して得られた多値のデジタル信号を
遅延させた後、前記位置ずれ量に基づいて位置合せを行
う回路、前記位置合せ後の多値のデジタル信号と、該デジタル信
号を２値化した信号とを入力し、前記２つの回路パター
ンの相互に対応する画素の近傍の勾配を比較する回路を
有するパターン欠陥検出装置。