JPH067518Y2 - 擬似スタテイツクｒａｍの制御回路 - Google Patents
擬似スタテイツクｒａｍの制御回路Info
- Publication number
- JPH067518Y2 JPH067518Y2 JP1985105044U JP10504485U JPH067518Y2 JP H067518 Y2 JPH067518 Y2 JP H067518Y2 JP 1985105044 U JP1985105044 U JP 1985105044U JP 10504485 U JP10504485 U JP 10504485U JP H067518 Y2 JPH067518 Y2 JP H067518Y2
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- JP
- Japan
- Prior art keywords
- signal
- static ram
- pseudo
- ram
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000003068 static effect Effects 0.000 title claims description 33
- 239000013256 coordination polymer Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000009131 signaling function Effects 0.000 description 1
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案はＣＰＵの外部記憶回路にスタティックＲＡＭと
擬似スタティックＲＡＭの両方が使用可能な擬似スタテ
ィックＲＡＭの制御回路に関する。
擬似スタティックＲＡＭの両方が使用可能な擬似スタテ
ィックＲＡＭの制御回路に関する。
従来、ドットインパクト式プリンタの内部コントロール
の為のＣＰＵのＲＡＭとしては、スタティックＲＡＭが
使用されており、第３図に示すようにＣＰＵから出力さ
れるアドレス信号をデコードしてＲＡＭを選択するチッ
プセレクト回路とアドレス信号、データ信号、ＷＲ信
号、ＲＤ信号から構成されている。
の為のＣＰＵのＲＡＭとしては、スタティックＲＡＭが
使用されており、第３図に示すようにＣＰＵから出力さ
れるアドレス信号をデコードしてＲＡＭを選択するチッ
プセレクト回路とアドレス信号、データ信号、ＷＲ信
号、ＲＤ信号から構成されている。
上述した従来のスタティックＲＡＭ制御回路に擬似スタ
ティックＲＡＭを使用する場合、次の点が不都合であ
る。
ティックＲＡＭを使用する場合、次の点が不都合であ
る。
1.擬似スタティックＲＡＭの内部回路はダイナミックＲ
ＡＭと同じである為リフレッシュ信号が必要である。
ＡＭと同じである為リフレッシュ信号が必要である。
2.ＣＰＵとスタティックＲＡＭは、ＷＲ信号の立ち上が
り部分でデータを書き込む様になっているが擬似スタテ
ィックＲＡＭはＷＲ信号の立ち下がり部分でデータを書
き込む為、データの書き込みタイミングが異なる。
り部分でデータを書き込む様になっているが擬似スタテ
ィックＲＡＭはＷＲ信号の立ち下がり部分でデータを書
き込む為、データの書き込みタイミングが異なる。
3.擬似スタティックＲＡＭはＣＥ信号でアドレスをラッ
チする為、ＣＰＵのアドレス出力をデコードしたスタテ
ィックＲＡＭのＣＳ信号を擬似スタティックＲＡＭのＣ
Ｅ信号として使用すると、ＣＰＵのマシン・サイクルの
切れ目におけるアドレス信号の不定部分がデコードされ
る為、ＣＥ信号にノイズが発生して誤動作する。
チする為、ＣＰＵのアドレス出力をデコードしたスタテ
ィックＲＡＭのＣＳ信号を擬似スタティックＲＡＭのＣ
Ｅ信号として使用すると、ＣＰＵのマシン・サイクルの
切れ目におけるアドレス信号の不定部分がデコードされ
る為、ＣＥ信号にノイズが発生して誤動作する。
それ故、本考案は、上記問題を解決するために、ＣＰＵ
がプログラムを実行する為にプログラムが書き込んであ
るＲＯＭのデータを読み込む際に出力されるＲＯＭアド
レス信号をデコードしたＲＯＭセレクト信号とＲＤ信号
の論理積をとった信号を擬似スタティックＲＡＭのリフ
レッシュ信号とするリフレッシュ制御回路を有する擬似
スタティックＲＡＭの制御回路において、前記ＣＰＵが
前記擬似スタティックＲＡＭにデータを書き込む際に出
力されるＷＲ信号の立ち下がりを前記ＣＰＵからの出力
データが有効になるまで遅延させる遅延回路と、前記Ｃ
ＰＵが擬似スタティックＲＡＭを選択する際に出力され
るＲＡＭアドレス信号をデコードしたＲＡＭセレクト信
号の不定部分をＣＰＵから出力されるＡＬＥ信号に同期
させて取り除いた信号を前記擬似スタティックＲＡＭの
ＣＥ信号とするＣＥ信号同期回路とを具備している。
がプログラムを実行する為にプログラムが書き込んであ
るＲＯＭのデータを読み込む際に出力されるＲＯＭアド
レス信号をデコードしたＲＯＭセレクト信号とＲＤ信号
の論理積をとった信号を擬似スタティックＲＡＭのリフ
レッシュ信号とするリフレッシュ制御回路を有する擬似
スタティックＲＡＭの制御回路において、前記ＣＰＵが
前記擬似スタティックＲＡＭにデータを書き込む際に出
力されるＷＲ信号の立ち下がりを前記ＣＰＵからの出力
データが有効になるまで遅延させる遅延回路と、前記Ｃ
ＰＵが擬似スタティックＲＡＭを選択する際に出力され
るＲＡＭアドレス信号をデコードしたＲＡＭセレクト信
号の不定部分をＣＰＵから出力されるＡＬＥ信号に同期
させて取り除いた信号を前記擬似スタティックＲＡＭの
ＣＥ信号とするＣＥ信号同期回路とを具備している。
次に本考案の一実施例を示した図面を参照して、本考案
を詳細に説明する。
を詳細に説明する。
第１図を参照すると、本考案の一実施例においては、CP
U1と擬似スタティックRAM3とは、ＡＮＤゲート６による
リフレッシュ制御回路とバッファー７，遅延線８、ＡＮ
Ｄゲート９から成るＷＲ信号遅延回路と、トランスペア
レント・ラッチ１０，インバータ１１，NANDゲート１２
から成るＣＥ信号同期回路で接続されている。
U1と擬似スタティックRAM3とは、ＡＮＤゲート６による
リフレッシュ制御回路とバッファー７，遅延線８、ＡＮ
Ｄゲート９から成るＷＲ信号遅延回路と、トランスペア
レント・ラッチ１０，インバータ１１，NANDゲート１２
から成るＣＥ信号同期回路で接続されている。
リフレッシュ制御回路は、擬似スタティックRAM3が書き
込みまたは読み出しの動作を行なっていない時にリフレ
ッシュ動作を行なわせる為に、CPU1がROM2のデータを読
み出している時のＲＯＭセレクト信号とＲＤ信号をＡＮ
Ｄゲート６でＡＮＤをとった信号を擬似スタティックRA
M3のリフッレシュ信号としている。
込みまたは読み出しの動作を行なっていない時にリフレ
ッシュ動作を行なわせる為に、CPU1がROM2のデータを読
み出している時のＲＯＭセレクト信号とＲＤ信号をＡＮ
Ｄゲート６でＡＮＤをとった信号を擬似スタティックRA
M3のリフッレシュ信号としている。
ＷＲ信号遅延回路は、CPU1が擬似スタティックRAM3にデ
ータを書き込む際擬似スタティックRAM3の書き込みタイ
ミングであるＷＲ信号の立ち下がりまでにCPU1の出力デ
ータが有効になっていないのを有効になるまでＷＲ信号
を遅延させ更にＷＲ信号の立ち上がりタイミングをスタ
ティックＲＡＭの書き込みタイミングであるＷＲ信号の
立ち上がりタイミングに保っておく。
ータを書き込む際擬似スタティックRAM3の書き込みタイ
ミングであるＷＲ信号の立ち下がりまでにCPU1の出力デ
ータが有効になっていないのを有効になるまでＷＲ信号
を遅延させ更にＷＲ信号の立ち上がりタイミングをスタ
ティックＲＡＭの書き込みタイミングであるＷＲ信号の
立ち上がりタイミングに保っておく。
ＣＥ信号同期回路は、第２図に示すように、ＣＰＵ１が
擬似スタティックRAM3を読み出しまたは、書き込む際に
デコーダ５から出力されるＲＡＭセレクト信号をトラン
スペアレント・ラッチ10のＤ入力とし、CPU1からのＡＬ
Ｅ信号をトランスペアレント・ラッチ１０のＧ入力とし
てその出力とＡＬＥ信号をインバータ１１で反転した
出力とをNANDゲート１２で否定論理和をとりその信号を
擬似スタティックRAM3のＣＥ信号とする。これで一つの
ＣＥ信号のＯＮとなっている期間は、ＡＬＥ信号の立ち
下がりから、次のマシン・サイクルのＡＬＥ信号の立ち
上がりまでとなり、アドレスの不定部分によるＣＥ信号
のノイズは発生しなくなる。
擬似スタティックRAM3を読み出しまたは、書き込む際に
デコーダ５から出力されるＲＡＭセレクト信号をトラン
スペアレント・ラッチ10のＤ入力とし、CPU1からのＡＬ
Ｅ信号をトランスペアレント・ラッチ１０のＧ入力とし
てその出力とＡＬＥ信号をインバータ１１で反転した
出力とをNANDゲート１２で否定論理和をとりその信号を
擬似スタティックRAM3のＣＥ信号とする。これで一つの
ＣＥ信号のＯＮとなっている期間は、ＡＬＥ信号の立ち
下がりから、次のマシン・サイクルのＡＬＥ信号の立ち
上がりまでとなり、アドレスの不定部分によるＣＥ信号
のノイズは発生しなくなる。
以上説明したように本考案は、スタティックＲＡＭの制
御回路にリフレッシュ制御回路、ＷＲ信号Delay回路、
ＣＥ信号同期回路を付加することにより、擬似スタティ
ックＲＡＭとスタティックＲＡＭの両方が使用可能にな
る効果がある。
御回路にリフレッシュ制御回路、ＷＲ信号Delay回路、
ＣＥ信号同期回路を付加することにより、擬似スタティ
ックＲＡＭとスタティックＲＡＭの両方が使用可能にな
る効果がある。
第１図は本考案の一実施例のブロック回路図、第２図は
本実施例の動作を説明するための波形図、第３図は従来
例のブロック図である。 １…ＣＰＵ、２…ＲＯＭ、３…擬似スタティックＲＡ
Ｍ、３′…スタティックＲＡＭ、４…ラッチ、５…デコ
ーダ、６…ＡＮＤゲート、７…バッファ、８…ディレイ
・ライン、９…ＡＮＤゲート、１０…トランスペアレン
ト・ラッチ、１１…インバータ、１２…NANDゲート
本実施例の動作を説明するための波形図、第３図は従来
例のブロック図である。 １…ＣＰＵ、２…ＲＯＭ、３…擬似スタティックＲＡ
Ｍ、３′…スタティックＲＡＭ、４…ラッチ、５…デコ
ーダ、６…ＡＮＤゲート、７…バッファ、８…ディレイ
・ライン、９…ＡＮＤゲート、１０…トランスペアレン
ト・ラッチ、１１…インバータ、１２…NANDゲート
Claims (1)
- 【請求項１】ＣＰＵがプログラムを実行する為にプログ
ラムが書き込んであるＲＯＭのデータを読み込む際に出
力されるＲＯＭアドレス信号をデコードしたＲＯＭセレ
クト信号とＲＤ信号の論理積をとった信号を擬似スタテ
ィックＲＡＭのリフレッシュ信号とするリフレッシュ制
御回路を有する擬似スタティックＲＡＭの制御回路にお
いて、 前記ＣＰＵが前記擬似スタティックＲＡＭにデータを書
き込む際に出力されるＷＲ信号の立ち下がりを前記ＣＰ
Ｕからの出力データが有効になるまで遅延させる遅延回
路と、 前記ＣＰＵが擬似スタティックＲＡＭを選択する際に出
力されるＲＡＭアドレス信号をデコードしたＲＡＭセレ
クト信号の不定部分をＣＰＵから出力されるＡＬＥ信号
に同期させて取り除いた信号を前記擬似スタティックＲ
ＡＭのＣＥ信号とするＣＥ信号同期回路と、 を具備したことを特徴とする擬似スタティックＲＡＭの
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985105044U JPH067518Y2 (ja) | 1985-07-09 | 1985-07-09 | 擬似スタテイツクｒａｍの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985105044U JPH067518Y2 (ja) | 1985-07-09 | 1985-07-09 | 擬似スタテイツクｒａｍの制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6215199U JPS6215199U (ja) | 1987-01-29 |
| JPH067518Y2 true JPH067518Y2 (ja) | 1994-02-23 |
Family
ID=30979098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985105044U Expired - Lifetime JPH067518Y2 (ja) | 1985-07-09 | 1985-07-09 | 擬似スタテイツクｒａｍの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067518Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583189A (ja) * | 1981-06-29 | 1983-01-08 | Fujitsu Ltd | ダイナミツクメモリのリフレツシユ方法 |
| JPS6028097A (ja) * | 1983-07-22 | 1985-02-13 | Sony Corp | ダイナミツク型メモリのリフレツシユ方法 |
-
1985
- 1985-07-09 JP JP1985105044U patent/JPH067518Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6215199U (ja) | 1987-01-29 |
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