JPH0385661A - ダイナミックアクセスタイムコントロールデータプロセッサ - Google Patents
ダイナミックアクセスタイムコントロールデータプロセッサInfo
- Publication number
- JPH0385661A JPH0385661A JP22387989A JP22387989A JPH0385661A JP H0385661 A JPH0385661 A JP H0385661A JP 22387989 A JP22387989 A JP 22387989A JP 22387989 A JP22387989 A JP 22387989A JP H0385661 A JPH0385661 A JP H0385661A
- Authority
- JP
- Japan
- Prior art keywords
- address
- period
- access time
- data processor
- lsp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明はデータプロセッサに関し、特に動作の遅い周
辺機器からのデータの読込みを可能にしたデータプロセ
ッサに関する。
辺機器からのデータの読込みを可能にしたデータプロセ
ッサに関する。
従来の技術
マイクロプロセッサにおいて、周辺機器かラノデータの
読込、書込は所定のアドレス期間にマイクロプロセッサ
から出力されるアドレスによって当該周辺機器がアクセ
スされ、アドレスセットアツプを行ないデータをマイク
ロプロセッサへ読出す等の作業を行なう。
読込、書込は所定のアドレス期間にマイクロプロセッサ
から出力されるアドレスによって当該周辺機器がアクセ
スされ、アドレスセットアツプを行ないデータをマイク
ロプロセッサへ読出す等の作業を行なう。
発明が解決しようとする課題
この種のマイクロプロセッサシステムにおいてメモリペ
ルフェラル等周辺機器は種類、オンチップ等でアクセス
タイムが違ってくる。しかしそれぞれアクセスタイムの
違う周辺機器デバイスにマイクロプロセッサがダイナミ
ックにアクセスタイムを合わせることは難しい。
ルフェラル等周辺機器は種類、オンチップ等でアクセス
タイムが違ってくる。しかしそれぞれアクセスタイムの
違う周辺機器デバイスにマイクロプロセッサがダイナミ
ックにアクセスタイムを合わせることは難しい。
従来のマイクロプロセッサでは第３図、第４図の様にＭ
ＲＤＹ、ＷＡＩ Ｔ等の入力によりアクセスタイムの後
半のみウェイトサイクルが入るため、アドレスセットア
ツプ等アクセスタイムの前半の規格が遅い周辺機器には
アクセスできない。
ＲＤＹ、ＷＡＩ Ｔ等の入力によりアクセスタイムの後
半のみウェイトサイクルが入るため、アドレスセットア
ツプ等アクセスタイムの前半の規格が遅い周辺機器には
アクセスできない。
この発明は上述の問題を解決するためになされたもので
あって、所定のアクセス速度の周辺機器に対して確実に
動作するとともに、アクセス速度の遅い周辺機器に対し
ても容易に、かつ確実にアクセスを行なえるマイクロプ
ロセッサを提供することを目的とする。
あって、所定のアクセス速度の周辺機器に対して確実に
動作するとともに、アクセス速度の遅い周辺機器に対し
ても容易に、かつ確実にアクセスを行なえるマイクロプ
ロセッサを提供することを目的とする。
課題を解決する手段
この発明のデータプロセソサは、アクセスすべき機器を
指定するアドレスをアドレス期間にアドレス端子から出
力するとともに指定された機器からのデータをリード（
読込み）期間にリード端子に受けるマイクロプロセッサ
において、動作か遅い機器であることを示すＬＳＰ信号
を受ける端子を了ｆし、１． Ｓ ｌ）信弓力側？定の
処理レベルとなったとき、アドレス期間とリード期間を
延長することを特徴とする。
指定するアドレスをアドレス期間にアドレス端子から出
力するとともに指定された機器からのデータをリード（
読込み）期間にリード端子に受けるマイクロプロセッサ
において、動作か遅い機器であることを示すＬＳＰ信号
を受ける端子を了ｆし、１． Ｓ ｌ）信弓力側？定の
処理レベルとなったとき、アドレス期間とリード期間を
延長することを特徴とする。
実施例
第１図において１はマイクロプロセッサを用いたＣＰＵ
、２はデコータ、３はＲＡＭ、！＝ＲＯＭ。
、２はデコータ、３はＲＡＭ、！＝ＲＯＭ。
４は低速周辺機２ｇである。
ＣＰＵＩは通常のマイクロプロセッサと同様に第３図に
示す種々の端子 ＡＯ〜ＡＩ５ ・アドレスバス出力 ＢＡＯ−ＢＡ７ ： バンクアドレスバス出力ＢＥ′バ
スイネーブル入力 ＣＬＫ ・クロック人力 ＤＯ〜Ｄ７．データバス入出力 ＤＡ、データ・アドレス出力 ＩＲＱ ：割り込み入力 ｌ５ＥＯ，ｌ５ＥＩ・ ＩＲＱ選択入力ＭＬ、メモリロ
ック出力 １１Ｍ＋ ノンマスカブル割り込み入力ＰＡ
・プログラム・アドレス出力Ｒ１１ｌ リード・
バー出力 ＲＥＳ リセット割り込み入力ＲＷＢ
リード／ライト出力Ｓｌ、 Ｓ２ ・同期クロ
ック出ノＪＶＴＡ ・ベクタ・アドレス・テーブ
ル出力ＷＡＩＴ ：プロセッサ停止入力 ＷＢ、ライト・バー出力 を備えている。そしてアクセスすべき機器を指定するア
ドレスをアドレス期間に７１−レス端子から出力すると
ともに指定された機器からのデータをリード（読込み）
期間にリード端子に受けて読込んたデータを所定のプロ
グラムにしたがって処理する。
示す種々の端子 ＡＯ〜ＡＩ５ ・アドレスバス出力 ＢＡＯ−ＢＡ７ ： バンクアドレスバス出力ＢＥ′バ
スイネーブル入力 ＣＬＫ ・クロック人力 ＤＯ〜Ｄ７．データバス入出力 ＤＡ、データ・アドレス出力 ＩＲＱ ：割り込み入力 ｌ５ＥＯ，ｌ５ＥＩ・ ＩＲＱ選択入力ＭＬ、メモリロ
ック出力 １１Ｍ＋ ノンマスカブル割り込み入力ＰＡ
・プログラム・アドレス出力Ｒ１１ｌ リード・
バー出力 ＲＥＳ リセット割り込み入力ＲＷＢ
リード／ライト出力Ｓｌ、 Ｓ２ ・同期クロ
ック出ノＪＶＴＡ ・ベクタ・アドレス・テーブ
ル出力ＷＡＩＴ ：プロセッサ停止入力 ＷＢ、ライト・バー出力 を備えている。そしてアクセスすべき機器を指定するア
ドレスをアドレス期間に７１−レス端子から出力すると
ともに指定された機器からのデータをリード（読込み）
期間にリード端子に受けて読込んたデータを所定のプロ
グラムにしたがって処理する。
ＣＰＵＩはさらに低速周辺機器を作動させる状態とする
ためのＬＳＰ信号を受けるための端子ＬＳＰをも備えて
いる。
ためのＬＳＰ信号を受けるための端子ＬＳＰをも備えて
いる。
この発明においてはＣＰＵＩはＬＳＰ端子が“Ｉ７″の
ときは従来のマイクロプロセッサと同様に作動する。一
方上記ＬＳＰ端子をＨ゛（ハイ）レベルにすると、１／
２バスサイクルだけＣＰＵＩの動作を遅くする。この実
施例においては同期クロックＳ１の゛Ｌ゛部分と“Ｈ’
”部分共に該同期クロックＳ１の１／４サイクルずつ延
長し、その結果アドレス期間もＬＳＰ信号がローである
場合の長さＡＬに比して同期クロックＳ１の１／２サイ
クル分を延長してＡＨに示すように長くしたものである
。その結果読出期間ＲＤも延長されアドレスセットアツ
プに使える期間ｔｓ、もＬＳＰ信号が“Ｌ”である期間
のセントアップ期間ｔｓ、に比して長くした。これによ
ってアクセスタイム前半のアドレスセットアツプ部分が
遅いデバイスにも対応できるようにする。
ときは従来のマイクロプロセッサと同様に作動する。一
方上記ＬＳＰ端子をＨ゛（ハイ）レベルにすると、１／
２バスサイクルだけＣＰＵＩの動作を遅くする。この実
施例においては同期クロックＳ１の゛Ｌ゛部分と“Ｈ’
”部分共に該同期クロックＳ１の１／４サイクルずつ延
長し、その結果アドレス期間もＬＳＰ信号がローである
場合の長さＡＬに比して同期クロックＳ１の１／２サイ
クル分を延長してＡＨに示すように長くしたものである
。その結果読出期間ＲＤも延長されアドレスセットアツ
プに使える期間ｔｓ、もＬＳＰ信号が“Ｌ”である期間
のセントアップ期間ｔｓ、に比して長くした。これによ
ってアクセスタイム前半のアドレスセットアツプ部分が
遅いデバイスにも対応できるようにする。
またＬＳＰ端子は通常のＷＡ Ｉ Ｔ端子と違って“’
Ｌ″″の期間継続してサイクルが遅れるわけではなく”
Ｈ”になると１７２バスサイクルだけ遅れることになる
。これによりＬＳＰ端子はＷＡＩＴのように、ＷＡＩＴ
を解除して、ＣＰＵＩの実行を継続する動作は必要とし
ない。
Ｌ″″の期間継続してサイクルが遅れるわけではなく”
Ｈ”になると１７２バスサイクルだけ遅れることになる
。これによりＬＳＰ端子はＷＡＩＴのように、ＷＡＩＴ
を解除して、ＣＰＵＩの実行を継続する動作は必要とし
ない。
上述の実施例においては、信号ＬＳＰはＣＰＵ１から出
力されるアドレスが低速周辺機器４を指示するものであ
ればそのアドレスをデコーダ２でデコードすることによ
って得られる。上述の装置によればＣＰＵＩからのアド
レスが低速周辺機器４以外の通常の速度（高速度）でア
ドレスセットアツプ可能な外部機器（図示せず）を指定
している場合にはエンコーダ２からのＬＳＰ信号は°’
Ｌ°”であり、第２図の左半部に示す通常の速度でアド
レスセットアツプとデータ読取りなどの動作が得られる
。
力されるアドレスが低速周辺機器４を指示するものであ
ればそのアドレスをデコーダ２でデコードすることによ
って得られる。上述の装置によればＣＰＵＩからのアド
レスが低速周辺機器４以外の通常の速度（高速度）でア
ドレスセットアツプ可能な外部機器（図示せず）を指定
している場合にはエンコーダ２からのＬＳＰ信号は°’
Ｌ°”であり、第２図の左半部に示す通常の速度でアド
レスセットアツプとデータ読取りなどの動作が得られる
。
いまＣＰＵＩから低速周辺機器４を指定するアドレスか
出力されると、そのアドレスコードにしたかって、エン
コータ２はＬＳＰ信号を“Ｈ”とする。
出力されると、そのアドレスコードにしたかって、エン
コータ２はＬＳＰ信号を“Ｈ”とする。
この“’ ｌ−１”レベルの信号によってＣＰＵＩから
のアドレス信号はＡＨ時間延長され、低速周辺機器４に
は長いアドレス期間か得られ、低速の周辺機器４のアド
レスセットアツプも正しく行えるようになる。
のアドレス信号はＡＨ時間延長され、低速周辺機器４に
は長いアドレス期間か得られ、低速の周辺機器４のアド
レスセットアツプも正しく行えるようになる。
なお信号ｒ、ｓｐはこの実施例のようにアドレス信号を
デコートシて得る方法に限らず、他の方法によって作製
してもよい。
デコートシて得る方法に限らず、他の方法によって作製
してもよい。
発明の効果
以上のように、この発明はアドレスセットアツプ等アク
セスタイムの前半を遅らせることが可能となり、アドレ
スセットアツプ動作の遅い周辺機器についても確実にア
クセスすることがてきる。
セスタイムの前半を遅らせることが可能となり、アドレ
スセットアツプ動作の遅い周辺機器についても確実にア
クセスすることがてきる。
また、この発明によればウェイトの解除をしなくても１
／２バスサイクル後にＬＳＰ状態から自動的に解除され
る利点もある。
／２バスサイクル後にＬＳＰ状態から自動的に解除され
る利点もある。
第１図はこの発明の一実施例を示すブロック図、第２図
は第１図の要部の動作を示すタイムチャート、第３図は
第１図の実施例の端子を示す図、第４図と第５図は従来
の装置の動作を示すタイムチャートである。
は第１図の要部の動作を示すタイムチャート、第３図は
第１図の実施例の端子を示す図、第４図と第５図は従来
の装置の動作を示すタイムチャートである。
Claims (1)
- （１）アクセスすべき機器を指定するアドレスをアドレ
ス期間にアドレス端子から出力するとともに指定された
機器からのデータをリード（読込み）期間にリード端子
に受けるマイクロプロセッサにおいて、動作が遅い機器
であることを示すＬＳＰ信号を受ける端子を有し、ＬＳ
Ｐ信号が特定の論理レベルとなったとき、アドレス期間
とリード期間を延長することを特徴とするダイナミック
アクセスタイムコントロールデータプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22387989A JPH0385661A (ja) | 1989-08-30 | 1989-08-30 | ダイナミックアクセスタイムコントロールデータプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22387989A JPH0385661A (ja) | 1989-08-30 | 1989-08-30 | ダイナミックアクセスタイムコントロールデータプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0385661A true JPH0385661A (ja) | 1991-04-10 |
Family
ID=16805141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22387989A Pending JPH0385661A (ja) | 1989-08-30 | 1989-08-30 | ダイナミックアクセスタイムコントロールデータプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0385661A (ja) |
-
1989
- 1989-08-30 JP JP22387989A patent/JPH0385661A/ja active Pending
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