JPH0675744A - データ入力回路およびマイクロプロセッサ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】マイクロプロセッサのシリアルデータ入力回路
であって、データの入力処理と符号化処理とを同時に進
行させるために生じるプログラムの複雑さ、およびプロ
グラム作成上の制限をなくすことのできるデータ入力回
路。 【構成】シリアルで入力されるシリアルデータＳＤをパ
ラレルデータＰＤに変換するシフト回路１０、シフト回
路１０でパラレルに変換されたパラレルデータＰＤを保
持するためのメモリ２１、メモリ２１の入力位置を示す
メモリポインタ５１、及びメモリポインタ５１の値が一
定値に達すると割り込み信号ＩＮＴを出力して、符号化
処理部４０に符号化処理の開始を知らせる制御回路５０
を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ入力回路および
マイクロプロセッサに関し、特にシリアルで入力される
データを受信するためのデータ入力回路およびこのデー
タ入力回路を備えたマイクロプロセッサに関する。

【０００２】

【従来の技術】近年のＬＳＩ関連技術の進歩にはめざま
しいものがあり、マイクロセッサ、特にデジタル信号処
理プロセッサの高速化および高性能化は、音声圧縮技術
の進歩をもたらした。初期の音声圧縮技術は、波形符号
化で代表されるように、１つのサンプリングデータに対
して１つの符号を出力する方式が主流であった。このよ
うな方式を実現するアルゴリズムでは、サンプリングし
たデータに対する符号化処理を、次のデータのサンプリ
ングまでに終え、次のデータがサンプリングされて入力
されるのを待つような構成をとらなければならない。一
般に、サンプリング周波数はマイクロプロセッサのマシ
ンサイクルに較べて非常に遅いので、サンプリングされ
たデータはシリアルデータとして入力される。従来のデ
ジタル信号処理プロセッサにおけるシリアルデータ入力
回路は、図３に示されるように、外部から入力されるシ
リアルデータＳＤを、シリアル入力制御信号ＥＮの制御
のもとに、パラレルデータＰＤに変換するシフト回路１
０と、このシフト回路１０からのパラレルデータＰＤを
一時記憶するレジスタ２０とからなっている。

【０００３】図３において、シリアルデータＳＤは、音
声信号などを一定周期でサンプリングおよびＡＤ変換し
て得られたシリアルのデータである。シリアル入力制御
信号ＥＮはシリアルデータＳＤを入力するためのシフト
クロック、或いはストローブ等の制御信号である。シフ
ト回路１０は、シリアル入力制御信号ＥＮに従ってシリ
アルデータＳＤを受け取るためのシフト回路であり、シ
フトバッファがフルになると、シリアルデータが入力さ
れたことを知らせるためのアクノリジ信号ＡＣＫを出力
すると共に、入力されたシリアルデータＳＤをパラレル
データＰＤとしてレジスタ２０に出力する。符号化処理
部４０は、レジスタ２０の内容をデータバス１を介して
読み出すことができる。

【０００４】前にも述べたように、音声信号を符号化す
る場合は、符号化のアルゴリズムを実行するプログラム
はアクノリジ信号ＡＣＫに同期して動きだし、１サンプ
リング期間以内に処理を終えて、次のアクノリジ信号の
入力を待つ。図３に示される従来のデータ入力回路の構
成は、こういった処理を実現するために適した構成であ
る。

【０００５】ところが、最近注目を集めている圧縮率の
非常に高い音声符号化方式は、サンプリング周波数より
も低いビットレートまで音声情報を圧縮する。このた
め、符号化単位をフレームと呼ばれるデータ群（通常２
０ｍｓｅｃ、１６０サンプルで１フレームを構成する）
とし、サンプリングしたデータを１フレーム分蓄えてか
ら、１フレーム分のデータをひとまとめにして符号化す
る。このような符号化方式を実現するには、現在入力さ
れてきている１フレーム分のデータを蓄える処理た、蓄
えられた１フレーム分の音声データを符号化する処理を
同時に実行する必要がある。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た従来のデータ入力回路で、高能率音声符号化のアルゴ
リズムを実現しようとすると、符号化処理と入力音声デ
ータの蓄積処理を同一プロセッサ上で同時進行させなけ
ればならないという問題がある。

【０００７】本発明の目的は、このような、ふたつのま
ったく独立な処理を同時進行させるために生じるプログ
ラムの複雑さおよびプログラム作成上の制限をなくすこ
とのできるデータ入力回路を提供することにある。

【０００８】

【課題を解決するための手段】本発明のデータ入力回路
は、シリアルで入力されるデータをパラレルデータに変
換するシフト回路と、前記シフト回路でパラレルに変換
されたデータを保持するためのメモリと、前記メモリの
入力位置を示すメモリポインタと、前記メモリポインタ
の値が一定値に達すると割り込み信号を出力する制御回
路とを備えている。

【０００９】

【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１は、本発明の第１の実施例の
構成を示すブロック図である。図１において、メモリ２
１は、パラレルデータＰＤを蓄えるためのメモリであ
る。メモリポインタ５１は、メモリ２１の入力アドレス
を指すポインタであり、メモリ２１にデータが書き込ま
れる度にその値をインクリメント（＋１）する。制御回
路５０は、アクノリジ信号ＡＣＫが入力される度にメモ
リポインタ５１を読み出し、メモリポインタの値が１フ
レームのデータ数（＝１６０）に達すると割り込み信号
ＩＮＴを出力して、１フレーム分のデータ入力が終了し
たことを符号化処理部４０に知らせ、メモリポインタ５
１をクリアする。

【００１０】本実施例で音声信号を符号化する場合は、
符号化のアルゴリズムを実行するプログラムは割り込み
信号ＩＮＴに同期して動き出し、次の割り込み信号ＩＮ
Ｔが入力されるまでに１フレーム分のデータを符号化す
る。その間、図１のデータ入力回路は、サンプリング周
波数に同期して入力される１フレーム分のデータを蓄え
る処理を実行する。

【００１１】次に、本発明の第２の実施例について説明
する。図２は、本発明の第２の実施例の構成を示すブロ
ック図である。図２において、レジスタ５２は、１フレ
ーム分のデータ数を記憶するレジスタであり、データバ
ス２を介して値のセットおよび読み出しが可能である。
制御回路５０は、アクノリジ信号ＡＣＫが入力される度
にメモリポインタ５１とレジスタ５２を読み出す。そし
て、両者の値が一致すると、割り込み信号ＩＮＴを出力
し、１フレーム分のデータ入力が終了したことを符号化
処理部４０に知らせ、メモリポインタ５１をクリアす
る。

【００１２】本実施例を用いて音声信号を符号化する場
合は、最初にレジスタ５２に１フレーム分のデータ数を
セットする。符号化のアルゴリズムを実行するプログラ
ムは、割り込み信号ＩＮＴに同期して動きだし、次の割
り込み信号ＩＮＴが入力されるまでに１フレーム分のデ
ータを符号化する。その間、図２に示されるデータ入力
回路は、サンプリング周波数に同期して入力される１フ
レーム分のデータを蓄える処理を実行する。本実施例で
は、１フレーム分のデータ数をデータバス２を介してレ
ジスタ５２に設定することにより、フレームを構成する
データ数を変えることができるのでさらに広い範囲のア
プリケーションへの対応が可能となる。

【００１３】

【発明の効果】以上説明したように、本発明は、データ
の入力処理を専用ブロック化するためのメモリとその制
御回路とを設けることにより、データ入力処理と符号化
処理を同時進行させるために生じるプログラムの複雑さ
およびプログラム作成上の制限をなくすことができると
いう効果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示すブロック図
である。

【図２】本発明の第２の実施例の構成を示すブロック図
である。

【図３】従来のデータ入力回路の一例の構成を示すブロ
ック図である。

【符号の説明】

１，２ データバス １０ シフト回路 ２０，５２ レジスタ ２１ メモリ ３０ ＡＤ変換器 ４０ 符号化処理部 ５０ 制御回路 ５１ メモリポインタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 シリアルで入力されるデータをパラレル
   データに変換するシフト回路と、 前記シフト回路でパラレルに変換されたデータを保持す
   るためのメモリと、 前記メモリの入力位置を示すメモリポインタと、 前記メモリポインタの値が一定値に達すると割り込み信
   号を出力する制御回路とを備えることを特徴とするデー
   タ入力回路。
2. 【請求項２】 請求項１のデータ入力回路を備えるマイ
   クロプロセッサ。