JPH0677187B2 - カラ−液晶表示装置 - Google Patents
カラ−液晶表示装置Info
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- JPH0677187B2 JPH0677187B2 JP61144201A JP14420186A JPH0677187B2 JP H0677187 B2 JPH0677187 B2 JP H0677187B2 JP 61144201 A JP61144201 A JP 61144201A JP 14420186 A JP14420186 A JP 14420186A JP H0677187 B2 JPH0677187 B2 JP H0677187B2
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- liquid crystal
- crystal display
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、赤（Ｒ），緑（Ｇ），青（Ｂ）の３原色の各
カラードット（以下「ピクセル」という）から成る液晶
表示素子から成る「モザイクタイプ・マルチカラー液晶
表示器」のカラー液晶表示装置に係わり、特に列が隣接
するR,G,Bの３ピクセル（３列）で行がこの列に同じく
隣接して３行（３行３列,9ピクセル）で形成される例え
ば正方形からなる１最小描画単位（以下、１画素とい
う）でなるカラー液晶表示装置に関するものである。こ
の時１画素は行，列の最初がＲであれば、例えばR,G,B/
B,R,G/G,B,Rの９ピクセルとなる）で構成され、この１
画素を多数画素配列して高品位表示を行なうカラー液晶
表示装置に関する。
カラードット（以下「ピクセル」という）から成る液晶
表示素子から成る「モザイクタイプ・マルチカラー液晶
表示器」のカラー液晶表示装置に係わり、特に列が隣接
するR,G,Bの３ピクセル（３列）で行がこの列に同じく
隣接して３行（３行３列,9ピクセル）で形成される例え
ば正方形からなる１最小描画単位（以下、１画素とい
う）でなるカラー液晶表示装置に関するものである。こ
の時１画素は行，列の最初がＲであれば、例えばR,G,B/
B,R,G/G,B,Rの９ピクセルとなる）で構成され、この１
画素を多数画素配列して高品位表示を行なうカラー液晶
表示装置に関する。
＜従来の技術＞ 従来のカラー液晶表示装置の技術としては、例えば日経
エレクトロニクス「活気づく液晶専用コントローラの製
品開発」（1984.7.30発行）や、同「商品化された液晶
ポケット・カラー・テレビ」（1984.9.10発行）等が公
知となっている。以下図面を用いて従来の技術の概要を
説明する。
エレクトロニクス「活気づく液晶専用コントローラの製
品開発」（1984.7.30発行）や、同「商品化された液晶
ポケット・カラー・テレビ」（1984.9.10発行）等が公
知となっている。以下図面を用いて従来の技術の概要を
説明する。
第３図はモザイクタイプ・マルチカラー液晶表示素子の
色配置図、第４図は従来のカラー液晶表示装置の概要を
説明するブロック系統図である。尚、添附の数字は本発
明の説明のために便宜上付けたものであり本質的に必要
なものではない（以下同様）。
色配置図、第４図は従来のカラー液晶表示装置の概要を
説明するブロック系統図である。尚、添附の数字は本発
明の説明のために便宜上付けたものであり本質的に必要
なものではない（以下同様）。
第３図，第４図において、液晶表示素子１は、R,G,Bの
各ピクセルＰで１画素（α）が構成されて、同一画素数
で最も見かけ上の分解能が高いモザイクタイプの色配置
構造となっている。この液晶表示素子１は、表示部２内
にあって、横１列分の各ピクセルと一対一に対応して入
力されるシリアルデータSdを保持するための表示データ
メモリ３と、選択された行をドライブするためにシリア
ルデータSdと同期をとり制御信号を出力するコラムドラ
イバ４とによりカラー液晶表示駆動される。ここで１ピ
クセルはほぼ正方形となっており、例えば１列目と“R1
1,G2 1,B3 1"の１画素が複数まとまってドライブされる。
５はR,G,BのパラレルデータHPと水平同期信号HS,垂直同
期信号VS及びシフトクロックSC等を出力する一般に市販
されているCRTコントローラ回路（以下「CRTC回路」と
いう）、６は水平同期信号HSを入力してこの水平同期信
号HSがある毎に行の先頭のピクセル色別を順次選択して
選択信号を出力する色別順次選択回路、７はシフトクロ
ックSCと色別順次選択回路６からの選択信号とに基づい
て入力したパラレルデータHPを画素単位のシリアルデー
タSdに変換して表示データメモリ３に出力するパラレル
／シリアル変換回路である。
各ピクセルＰで１画素（α）が構成されて、同一画素数
で最も見かけ上の分解能が高いモザイクタイプの色配置
構造となっている。この液晶表示素子１は、表示部２内
にあって、横１列分の各ピクセルと一対一に対応して入
力されるシリアルデータSdを保持するための表示データ
メモリ３と、選択された行をドライブするためにシリア
ルデータSdと同期をとり制御信号を出力するコラムドラ
イバ４とによりカラー液晶表示駆動される。ここで１ピ
クセルはほぼ正方形となっており、例えば１列目と“R1
1,G2 1,B3 1"の１画素が複数まとまってドライブされる。
５はR,G,BのパラレルデータHPと水平同期信号HS,垂直同
期信号VS及びシフトクロックSC等を出力する一般に市販
されているCRTコントローラ回路（以下「CRTC回路」と
いう）、６は水平同期信号HSを入力してこの水平同期信
号HSがある毎に行の先頭のピクセル色別を順次選択して
選択信号を出力する色別順次選択回路、７はシフトクロ
ックSCと色別順次選択回路６からの選択信号とに基づい
て入力したパラレルデータHPを画素単位のシリアルデー
タSdに変換して表示データメモリ３に出力するパラレル
／シリアル変換回路である。
このような構成において、色別順次選択回路６から水平
同期信号HSがある度に選択信号がパラレル／シリアル変
換回路７に導かれる。パラレル／シリアル変換回路７
は、CRTC回路５からのパラレルデータHPを液晶表示素子
１の色配置に合わせて横１列で形成されるR,G,B1画素を
シフトクロックSCに同期して順次シリアルデータSdに変
換して表示データメモリ３に転送する。この行の転送が
全て終了して色別順次選択回路６から選択信号があった
時に、パラレル／シリアル変換回路７は次の行の変換を
行なう。一方転送されたシリアルデータSdは、表示デー
タメモリ３に１行分が書込まれる。コラムドライバ４は
垂直同期信号VSによって初期化され、液晶表示素子１の
左上隅の初期位置を指示する信号を出力し、水平同期信
号HYによってシリアルデータSdと同期して行の切替動作
を行なう。従って表示データメモリ３のメモリ内容とコ
ラムドライバ４によって選択された行のカラー表示が液
晶素子表示１上で形成される。
同期信号HSがある度に選択信号がパラレル／シリアル変
換回路７に導かれる。パラレル／シリアル変換回路７
は、CRTC回路５からのパラレルデータHPを液晶表示素子
１の色配置に合わせて横１列で形成されるR,G,B1画素を
シフトクロックSCに同期して順次シリアルデータSdに変
換して表示データメモリ３に転送する。この行の転送が
全て終了して色別順次選択回路６から選択信号があった
時に、パラレル／シリアル変換回路７は次の行の変換を
行なう。一方転送されたシリアルデータSdは、表示デー
タメモリ３に１行分が書込まれる。コラムドライバ４は
垂直同期信号VSによって初期化され、液晶表示素子１の
左上隅の初期位置を指示する信号を出力し、水平同期信
号HYによってシリアルデータSdと同期して行の切替動作
を行なう。従って表示データメモリ３のメモリ内容とコ
ラムドライバ４によって選択された行のカラー表示が液
晶素子表示１上で形成される。
＜発明が解決しようとする問題点＞ ところでこの従来のカラー液晶表示装置は、各ピクセル
を横１列に“R1 1,G2 1,B3 1",…と１画素単位で形成して
ドライブするので、第５図の従来の技術の問題点を説明
するための表示図に画素α１〜α35（一例として「１」
の文字を液晶表示した場合の図であり、横に15ピクセル
５画素分がオン、縦に７行分がオンにドライブされた場
合）で示すように、１画素の縦横比が1:3となるため
に、表示型態が不自然となり、液晶表示品質上に問題が
ある。
を横１列に“R1 1,G2 1,B3 1",…と１画素単位で形成して
ドライブするので、第５図の従来の技術の問題点を説明
するための表示図に画素α１〜α35（一例として「１」
の文字を液晶表示した場合の図であり、横に15ピクセル
５画素分がオン、縦に７行分がオンにドライブされた場
合）で示すように、１画素の縦横比が1:3となるため
に、表示型態が不自然となり、液晶表示品質上に問題が
ある。
この問題を解決するには、例えば特開昭59−204878号に
示されるように、液晶画素の表示電極の形状を多角形に
変更したり、１行毎に1/2ピクセルだけずらして２行に
渡る略正三角形を１画素に割当てたり、表示すべき形状
を各ピクセルの色配列に合せてソフトウェアで作成して
表示する方法等が考えられる。
示されるように、液晶画素の表示電極の形状を多角形に
変更したり、１行毎に1/2ピクセルだけずらして２行に
渡る略正三角形を１画素に割当てたり、表示すべき形状
を各ピクセルの色配列に合せてソフトウェアで作成して
表示する方法等が考えられる。
しかしながらこのようにすることは液晶素子形状を特殊
化するので汎用性に乏しく且つ製作コストの面でデメリ
ットが多くなると共に、ソフトウェアの負担が大きくな
ったり、描画速度やソフトウェアの生産性の上から見て
も解決すべき問題が多く、実用化しても高価な製品とな
るので一般的ではない。
化するので汎用性に乏しく且つ製作コストの面でデメリ
ットが多くなると共に、ソフトウェアの負担が大きくな
ったり、描画速度やソフトウェアの生産性の上から見て
も解決すべき問題が多く、実用化しても高価な製品とな
るので一般的ではない。
本発明は、この従来の技術の問題点に鑑みてなされたも
のであって、従来のピクセル配列がモザイク状から成る
液晶表示配列を変更することなく、且つ一般に市販され
る安価なCRTC回路を用いて、このCRTC回路からのパラレ
ルデータをそのまま用い、特別なソフトウェア無しに表
示データ処理部のハードウェアの構成によって液晶表示
素子上の１画素の構成がピクセル単位で隣接する３列３
行（９ピクセル）によってカラー液晶表示することで、
表示品質の向上と高速描画を可能とするカラー液晶表示
装置を提供することを目的とする。
のであって、従来のピクセル配列がモザイク状から成る
液晶表示配列を変更することなく、且つ一般に市販され
る安価なCRTC回路を用いて、このCRTC回路からのパラレ
ルデータをそのまま用い、特別なソフトウェア無しに表
示データ処理部のハードウェアの構成によって液晶表示
素子上の１画素の構成がピクセル単位で隣接する３列３
行（９ピクセル）によってカラー液晶表示することで、
表示品質の向上と高速描画を可能とするカラー液晶表示
装置を提供することを目的とする。
＜問題点を解決するための手段＞ このような目的を達成するために、本発明は、 RGBの並び方が３行毎に同じ配列で繰替えされるモザイ
ク状の液晶表示素子をCRTコントロール回路の出力する
画素データに基づいて駆動するカラー液晶表示装置にお
いて、 前記CRTコントロール回路が出力する数画素分のパラレ
ルデータを一時ラッチするデータラッチ回路と、 このデータラッチ回路に保持された数画素分の画素デー
タを前記液晶表示素子の行配列に対応するRGBとなるよ
うに相互の結線が変えられて配設された３個のレジスタ
に保持するレジスタ群と、 前記レジスタに保持したデータをシフトクロックに基づ
き、前記レジスタから連続して読出すレジスタ制御回路
と、 前記レジスタ群の３個のレジスタより読出された画素デ
ータから、選択したレジスタのデータを前記液晶表示素
子の表示データメモリにシリアル表示データとして出力
する出力制御部と、 前記CRTコントロール回路の水平同期信号をカウントし
たカウント値をもって出力する行に対応する画素データ
のレジスタを選択する行カウント信号を前記出力制御部
に出力する行カウンタ回路と、 を設け、前記CRTコントロール回路の出力する行単位の
画素データを３回繰り返しデータラッチ回路を介して前
記液晶表示素子に与え、３行３列を１画素として構成し
たことを特徴としたカラー液晶表示装置。
ク状の液晶表示素子をCRTコントロール回路の出力する
画素データに基づいて駆動するカラー液晶表示装置にお
いて、 前記CRTコントロール回路が出力する数画素分のパラレ
ルデータを一時ラッチするデータラッチ回路と、 このデータラッチ回路に保持された数画素分の画素デー
タを前記液晶表示素子の行配列に対応するRGBとなるよ
うに相互の結線が変えられて配設された３個のレジスタ
に保持するレジスタ群と、 前記レジスタに保持したデータをシフトクロックに基づ
き、前記レジスタから連続して読出すレジスタ制御回路
と、 前記レジスタ群の３個のレジスタより読出された画素デ
ータから、選択したレジスタのデータを前記液晶表示素
子の表示データメモリにシリアル表示データとして出力
する出力制御部と、 前記CRTコントロール回路の水平同期信号をカウントし
たカウント値をもって出力する行に対応する画素データ
のレジスタを選択する行カウント信号を前記出力制御部
に出力する行カウンタ回路と、 を設け、前記CRTコントロール回路の出力する行単位の
画素データを３回繰り返しデータラッチ回路を介して前
記液晶表示素子に与え、３行３列を１画素として構成し
たことを特徴としたカラー液晶表示装置。
＜実施例＞ 以下本発明の実施例を図面に基づき詳細に説明する。
尚、以下の図面において、第３図乃至第５図と重複する
部分は同一番号を付してその説明は省略する。
尚、以下の図面において、第３図乃至第５図と重複する
部分は同一番号を付してその説明は省略する。
第１図は本発明の具体的−実施例を示すカラー液晶表示
装置のブロック線図、第２図は本発明における画素構成
図である。
装置のブロック線図、第２図は本発明における画素構成
図である。
第１図，第２図において、20は液晶表示素子100と、こ
の液晶表示素子100の各ピクセルを駆動するために設け
られた表示データメモリ３と、コラムドライバ４とを具
備する表示部である。ここで液晶表示素子100は、RGBの
ピクセルが多数配列し１画素β（サフィクスは画素Noを
表すものとする）が隣接する３列３行に渡る９ピクセル
で構成され、この実施例においては正方形が形成され
る。例えば第１画素β１においては、第１行目の横３列
R1 1,G2 1,B3 1/第２行目の横３列B1 2,R2 2,G3 2/第３行目の
横３列G1 3,B2 3,R3 3となる。50は各ピクセルのオン／オ
フ情報を記憶するフレームメモリ50aや表示情報，水平
／垂直同期信号等を管理／制御するコントローラ50b等
から成るCRTC回路である。このCRTC回路50は、RGBの３
原色から成る１画素βが前記するように液晶表示上の隣
接する３列３行に渡って正方形に形成されるように、最
低同一の複数の画素データを３回重複して例えば５画素
15Bit（これには限定されないが本発明においては以下
これを用いた場合で説明する）のパラレルデータHP（R,
G,B,R,…）と、水平同期信号HS・垂直同期信号VS・ラッ
チパルスLP・シフトクロックSCとを出力する。尚、ラッ
チパルスLPはシフトクロックSCを分周して得られるので
CRTC回路50の外にこのような機能を持たせるようにして
もよい。但し、本願においては、このような場合も実質
的にCRTC回路50からラッチパルスLPが出力される場合と
同等の技術とする。言替えればこのCRTC回路50は従来の
回路構成と同様の一般に市販される型式を用いている。
70はデータラッチ回路８と、レジスタ制御回路９と、行
数カウンタ回路10と、データセレクタ回路11とから成る
表示データ処理部である。データラッチ回路８は、ラッ
チパルスLPにより複数のパラレルデータHPをラッチする
例えば（8BitD−F/F）を２個用いた15Bit構成から成
る。レジスタ制御回路９は、シフトクロックSCと水平同
期信号HSを入力し後述するレジスタ群11aを駆動・制御
するレジスタ制御信号を出力する例えば4Bitバイナリカ
ウンタから成る。行数カウンタ回路10は、水平同期信号
HSと垂直同期信号VSを入力し行数をカウントして行数カ
ウント信号を出力する例えば4Bitバイナリカウンタから
成る。データセレクタ回路11は、レジスタ群11aと出力
制御回路11bとから成る。ここでレジスタ群11aは、デー
タクラッチ回路８からのデータラッチ信号を各行に対応
するRGBとなるように相互の結線が変えられて配設され
た３個のシフトレジスタ（例えば8Bit並列入力／直列出
力シフトレジスタ）SR0〜SR2から成り、シフトクロック
SC及びレジスタ制御信号によって動作する。一方、出力
制御回路11bは、例えば４入力/1出力マルチプレクサか
ら成り、レジスタ群11aの各々の出力端子が接続し行数
カウンタ信号に基づきレジスタ群11aの出力（SR0は1,4,
…行目,SR1は2,5,…行目,SR2は3,6,…行目の出力）の内
の１つを選択してシリアルデータSdを表示データメモリ
３に転送する。尚、レジスタ群11aとして３個のシフト
レジスタSR0〜SR2に設けたのは、液晶表示画面のピクセ
ル配列にはRGBR…とBRGB…とGBRG…の３とおり（３行毎
に同じ並び方が繰返される）あるためである。このよう
に表示データ処理部70を構成することで、データラッチ
回路８を介してCRTC回路50から一度に供給される５画素
分15BitのパラレルデータHpが周期的に選択されること
を以下に各部の動作の詳細を述べながら説明する。
の液晶表示素子100の各ピクセルを駆動するために設け
られた表示データメモリ３と、コラムドライバ４とを具
備する表示部である。ここで液晶表示素子100は、RGBの
ピクセルが多数配列し１画素β（サフィクスは画素Noを
表すものとする）が隣接する３列３行に渡る９ピクセル
で構成され、この実施例においては正方形が形成され
る。例えば第１画素β１においては、第１行目の横３列
R1 1,G2 1,B3 1/第２行目の横３列B1 2,R2 2,G3 2/第３行目の
横３列G1 3,B2 3,R3 3となる。50は各ピクセルのオン／オ
フ情報を記憶するフレームメモリ50aや表示情報，水平
／垂直同期信号等を管理／制御するコントローラ50b等
から成るCRTC回路である。このCRTC回路50は、RGBの３
原色から成る１画素βが前記するように液晶表示上の隣
接する３列３行に渡って正方形に形成されるように、最
低同一の複数の画素データを３回重複して例えば５画素
15Bit（これには限定されないが本発明においては以下
これを用いた場合で説明する）のパラレルデータHP（R,
G,B,R,…）と、水平同期信号HS・垂直同期信号VS・ラッ
チパルスLP・シフトクロックSCとを出力する。尚、ラッ
チパルスLPはシフトクロックSCを分周して得られるので
CRTC回路50の外にこのような機能を持たせるようにして
もよい。但し、本願においては、このような場合も実質
的にCRTC回路50からラッチパルスLPが出力される場合と
同等の技術とする。言替えればこのCRTC回路50は従来の
回路構成と同様の一般に市販される型式を用いている。
70はデータラッチ回路８と、レジスタ制御回路９と、行
数カウンタ回路10と、データセレクタ回路11とから成る
表示データ処理部である。データラッチ回路８は、ラッ
チパルスLPにより複数のパラレルデータHPをラッチする
例えば（8BitD−F/F）を２個用いた15Bit構成から成
る。レジスタ制御回路９は、シフトクロックSCと水平同
期信号HSを入力し後述するレジスタ群11aを駆動・制御
するレジスタ制御信号を出力する例えば4Bitバイナリカ
ウンタから成る。行数カウンタ回路10は、水平同期信号
HSと垂直同期信号VSを入力し行数をカウントして行数カ
ウント信号を出力する例えば4Bitバイナリカウンタから
成る。データセレクタ回路11は、レジスタ群11aと出力
制御回路11bとから成る。ここでレジスタ群11aは、デー
タクラッチ回路８からのデータラッチ信号を各行に対応
するRGBとなるように相互の結線が変えられて配設され
た３個のシフトレジスタ（例えば8Bit並列入力／直列出
力シフトレジスタ）SR0〜SR2から成り、シフトクロック
SC及びレジスタ制御信号によって動作する。一方、出力
制御回路11bは、例えば４入力/1出力マルチプレクサか
ら成り、レジスタ群11aの各々の出力端子が接続し行数
カウンタ信号に基づきレジスタ群11aの出力（SR0は1,4,
…行目,SR1は2,5,…行目,SR2は3,6,…行目の出力）の内
の１つを選択してシリアルデータSdを表示データメモリ
３に転送する。尚、レジスタ群11aとして３個のシフト
レジスタSR0〜SR2に設けたのは、液晶表示画面のピクセ
ル配列にはRGBR…とBRGB…とGBRG…の３とおり（３行毎
に同じ並び方が繰返される）あるためである。このよう
に表示データ処理部70を構成することで、データラッチ
回路８を介してCRTC回路50から一度に供給される５画素
分15BitのパラレルデータHpが周期的に選択されること
を以下に各部の動作の詳細を述べながら説明する。
データラッチ回路８は、レジスタ群11aが全てのデータ
を出力制御回路11bに出力し終えたら直ちにラッチして
いる15BitパラレルデータHPをレジスタ群11aに転送し、
新たなパラレルデータHPをCRTC回路50から入力する。レ
ジスタ群11aにおいては、カラーピクセルの色の配列の
種類として３行ごとに３種類あるので、各行に対応する
ように３つのシフトレジスタが配置され、５画素の色デ
ータを結線によって並び変えられ、この３つのシフトレ
ジスタに対してデータラッチ回路８から同時に同一のパ
ラレルデータHPが並列転送される。この時に転送される
パラレルデータHPは、入力時においては、例えばシフト
レシスタSR0には例えば1,4,7,…行目のR,G,B,R,…が入
力するようになっており、シフトレジスタSR1には例え
ば2,5,8,…行目のB,R,G,B,…が入力するようになってお
り、シフトレシスタSR2には例えば3,6,9,…行目のG,B,
R,G,…が入力するようになっている。そしてこの入力は
垂直同期信号VSによって初期化されているレジスタ制御
回路９からのレジスタ制御信号によって制御される。夫
々のシフトレジスタSR0〜SR2に入力したパラレルデータ
HPは、レジスタ制御回路９からのシフト動作／ロード動
作の制御を行なう信号に基づいて、並列−直列データ変
換が行なわれて出力制御回路11bに出力される（３つの
シフトレジスタは共に動作している）。出力制御回路11
bにおいては、行数カウンタ回路10からの行数カウンタ
信号に基づいて３入力の内から１つだけ選択するように
動作する。即ち、行数カウンタ回路10は水平同期信号HS
を計数し、行数カウント信号で１を計数した時に出力制
御回路11bとシフトレジスタSR0とを接続する。この時、
他の２つのシフトレジスタSR1,SR2は２行目と３行目に
対応するデータとなっているために無視される。１行目
の５画素の最後のB15 1がシフトレジスタSR0から出力制
御回路11bに出力されると直ちに次の５画素（R16 1〜B31
1）がデータラッチ回路８から入力する。このようにし
て１行目の走査が終了すると、レジスタ制御回路９は水
平同期信号HSにより初期化される。行数カウンタ回路10
は、水平同期信号HSをカウントし、２を計数した時に出
力制御回路11bとシフトレジスタSR1を接続する。この結
果、レジスタ群11aにおいてはシフトレジスタSR1のみが
有効となる。CRTC回路50からのパラレルデータHPは１行
目の同列（画素単位で）のものと全く同じであり、シフ
トレジスタSR1の入力時点で並び変えが行なわれるので
あり、以後の動作は第１行目と同様の走査が行なわれ
る。２行目の走査が終了すると、レジスタ制御回路９は
水平同期信号HSにより初期化される。更に３行目が走査
される時に行数カウンタ回路10は、水平同期信号HSをカ
ウントし、３を計数した時に出力制御回路11bとシフト
レジスタSR2を接続する。この結果、レジスタ群11aにお
いてはシフトレジスタSR2のみが有効となる。CRTC回路5
0からのパラレルデータHPは１行目の同列（画素単位
で）のものと全く同じであり、シフトレジスタSR2の入
力時点で並び変えが行なわれるのであり、以後の動作は
第1,2行目と同様の走査が行なわれる。以下同様にして
４行目（SR0が接続）以降が走査される。
を出力制御回路11bに出力し終えたら直ちにラッチして
いる15BitパラレルデータHPをレジスタ群11aに転送し、
新たなパラレルデータHPをCRTC回路50から入力する。レ
ジスタ群11aにおいては、カラーピクセルの色の配列の
種類として３行ごとに３種類あるので、各行に対応する
ように３つのシフトレジスタが配置され、５画素の色デ
ータを結線によって並び変えられ、この３つのシフトレ
ジスタに対してデータラッチ回路８から同時に同一のパ
ラレルデータHPが並列転送される。この時に転送される
パラレルデータHPは、入力時においては、例えばシフト
レシスタSR0には例えば1,4,7,…行目のR,G,B,R,…が入
力するようになっており、シフトレジスタSR1には例え
ば2,5,8,…行目のB,R,G,B,…が入力するようになってお
り、シフトレシスタSR2には例えば3,6,9,…行目のG,B,
R,G,…が入力するようになっている。そしてこの入力は
垂直同期信号VSによって初期化されているレジスタ制御
回路９からのレジスタ制御信号によって制御される。夫
々のシフトレジスタSR0〜SR2に入力したパラレルデータ
HPは、レジスタ制御回路９からのシフト動作／ロード動
作の制御を行なう信号に基づいて、並列−直列データ変
換が行なわれて出力制御回路11bに出力される（３つの
シフトレジスタは共に動作している）。出力制御回路11
bにおいては、行数カウンタ回路10からの行数カウンタ
信号に基づいて３入力の内から１つだけ選択するように
動作する。即ち、行数カウンタ回路10は水平同期信号HS
を計数し、行数カウント信号で１を計数した時に出力制
御回路11bとシフトレジスタSR0とを接続する。この時、
他の２つのシフトレジスタSR1,SR2は２行目と３行目に
対応するデータとなっているために無視される。１行目
の５画素の最後のB15 1がシフトレジスタSR0から出力制
御回路11bに出力されると直ちに次の５画素（R16 1〜B31
1）がデータラッチ回路８から入力する。このようにし
て１行目の走査が終了すると、レジスタ制御回路９は水
平同期信号HSにより初期化される。行数カウンタ回路10
は、水平同期信号HSをカウントし、２を計数した時に出
力制御回路11bとシフトレジスタSR1を接続する。この結
果、レジスタ群11aにおいてはシフトレジスタSR1のみが
有効となる。CRTC回路50からのパラレルデータHPは１行
目の同列（画素単位で）のものと全く同じであり、シフ
トレジスタSR1の入力時点で並び変えが行なわれるので
あり、以後の動作は第１行目と同様の走査が行なわれ
る。２行目の走査が終了すると、レジスタ制御回路９は
水平同期信号HSにより初期化される。更に３行目が走査
される時に行数カウンタ回路10は、水平同期信号HSをカ
ウントし、３を計数した時に出力制御回路11bとシフト
レジスタSR2を接続する。この結果、レジスタ群11aにお
いてはシフトレジスタSR2のみが有効となる。CRTC回路5
0からのパラレルデータHPは１行目の同列（画素単位
で）のものと全く同じであり、シフトレジスタSR2の入
力時点で並び変えが行なわれるのであり、以後の動作は
第1,2行目と同様の走査が行なわれる。以下同様にして
４行目（SR0が接続）以降が走査される。
この結果、出力制御回路11bからシリアルデータSdとな
って表示部20に転送される画素情報により、第５図と対
応させた第２図においては、 第１画素β１は、“R1 1・G2 1・B3 1", “B1 2・R2 2・G3 2", “G1 3・B2 3・R3 3" 第２画素β２は、“R4 1・G5 1・B6 1", “B4 2・R5 2・G6 2", “G4 3・B5 3・R6 3" … 第35画素β35は、 “R13 19・G14 19・B15 19", “B13 20・R14 20・G15 20", “G13 21・B14 21・R15 21" と表示される。この第２図と第５図を比べてみれば、明
らかに表示品質が向上していることが判る。
って表示部20に転送される画素情報により、第５図と対
応させた第２図においては、 第１画素β１は、“R1 1・G2 1・B3 1", “B1 2・R2 2・G3 2", “G1 3・B2 3・R3 3" 第２画素β２は、“R4 1・G5 1・B6 1", “B4 2・R5 2・G6 2", “G4 3・B5 3・R6 3" … 第35画素β35は、 “R13 19・G14 19・B15 19", “B13 20・R14 20・G15 20", “G13 21・B14 21・R15 21" と表示される。この第２図と第５図を比べてみれば、明
らかに表示品質が向上していることが判る。
このようにカラーピクセルの順位の並び替え及び選択方
法をハードウェアで３回の走査で１画素を決定する構成
とすることで、ソフトウェアにより描画データの処理が
不要となり、この結果、CRTC回路内の描画メモリもCRT
を駆動させる場合と同じ容量で良いこととなる。即ち、
カラー液晶表示装置用に大容量のメモリを用いなくとも
よい。
法をハードウェアで３回の走査で１画素を決定する構成
とすることで、ソフトウェアにより描画データの処理が
不要となり、この結果、CRTC回路内の描画メモリもCRT
を駆動させる場合と同じ容量で良いこととなる。即ち、
カラー液晶表示装置用に大容量のメモリを用いなくとも
よい。
＜発明の効果＞ 以上、実施例と共に具体的に本発明を説明したように、
従来のCRTC回路と表示部を用いて液晶表示素子の１画素
をハードウェアにより隣接する３列３行に渡り表示する
本発明のカラー液晶表示装置によれば、一般に市販され
ているCRTC回路をそのまま用いて液晶表示素子上に描画
させることができる（ソフトウェアによってあたかもCR
Tに表示しているもののように見ることができる）。
又、CRTC回路において３行の走査をさせるのに１行分の
メモリ容量しか必要とせず、加えてソフトウエアのみに
よって描画する技術に比べて高速に画面の書き換えがで
きる等の特徴を有する。しかも簡単に従来の横長形状に
比べて縦長形状の表示が可能となる等画素形状が自然と
なり表示品質の向上が図れる。即ち、従来のピクセル配
列がモザイクタイプであるカラー液晶表示素子を使用し
て簡単且つ比較的安価に高品位表示を行なうカラー液晶
表示装置装置を提供することができるという効果があ
る。
従来のCRTC回路と表示部を用いて液晶表示素子の１画素
をハードウェアにより隣接する３列３行に渡り表示する
本発明のカラー液晶表示装置によれば、一般に市販され
ているCRTC回路をそのまま用いて液晶表示素子上に描画
させることができる（ソフトウェアによってあたかもCR
Tに表示しているもののように見ることができる）。
又、CRTC回路において３行の走査をさせるのに１行分の
メモリ容量しか必要とせず、加えてソフトウエアのみに
よって描画する技術に比べて高速に画面の書き換えがで
きる等の特徴を有する。しかも簡単に従来の横長形状に
比べて縦長形状の表示が可能となる等画素形状が自然と
なり表示品質の向上が図れる。即ち、従来のピクセル配
列がモザイクタイプであるカラー液晶表示素子を使用し
て簡単且つ比較的安価に高品位表示を行なうカラー液晶
表示装置装置を提供することができるという効果があ
る。
第１図は本発明の具体的−実施例を示すカラー液晶表示
装置のブロック線図、第２図は本発明における画素構成
図、第３図はモザイクタイプ・マルチカラー液晶表示素
子の色配置図、第４図は従来のカラー液晶表示装置の概
要を説明するブロック系統図、第５図は従来の技術の問
題点を説明するための表示図である。 １……液晶表示素子、2,20……表示部、5,50……CRTコ
ントローラ回路、７……パラレル／シリアル変換回路、
８……データラッチ回路、９……レジスタ制御回路、10
……行数カウント回路、11……データセレクタ回路。
装置のブロック線図、第２図は本発明における画素構成
図、第３図はモザイクタイプ・マルチカラー液晶表示素
子の色配置図、第４図は従来のカラー液晶表示装置の概
要を説明するブロック系統図、第５図は従来の技術の問
題点を説明するための表示図である。 １……液晶表示素子、2,20……表示部、5,50……CRTコ
ントローラ回路、７……パラレル／シリアル変換回路、
８……データラッチ回路、９……レジスタ制御回路、10
……行数カウント回路、11……データセレクタ回路。
Claims (1)
- 【請求項１】RGBの並び方が３行毎に同じ配列で繰替え
されるモザイク状の液晶表示素子をCRTコントロール回
路の出力する画素データに基づいて駆動するカラー液晶
表示装置において、 前記CRTコントロール回路が出力する数画素分のパラレ
ルデータを一時ラッチするデータラッチ回路と、 このデータラッチ回路に保持された数画素分の画素デー
タを前記液晶表示素子の行配列に対応するRGBとなるよ
うに相互の結線が変えられて配設された３個のレジスタ
に保持するレジスタ群と、 前記レジスタに保持したデータをシフトクロックに基づ
き、前記レジスタから連続して読出すレジスタ制御回路
と、 前記レジスタ群の３個のレジスタより読出された画素デ
ータから、選択したレジスタのデータを前記液晶表示素
子の表示データメモリにシリアル表示データとして出力
する出力制御部と、 前記CRTコントロール回路の水平同期信号をカウントし
たカウント値をもって出力する行に対応する画素データ
のレジスタを選択する行カウント信号を前記出力制御部
に出力する行カウンタ回路と、 を設け、前記CRTコントロール回路の出力する行単位の
画素データを３回繰り返しデータラッチ回路を介して前
記液晶表示素子に与え、３行３列を１画素として構成し
たことを特徴としたカラー液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144201A JPH0677187B2 (ja) | 1986-06-20 | 1986-06-20 | カラ−液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144201A JPH0677187B2 (ja) | 1986-06-20 | 1986-06-20 | カラ−液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62299992A JPS62299992A (ja) | 1987-12-26 |
| JPH0677187B2 true JPH0677187B2 (ja) | 1994-09-28 |
Family
ID=15356570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61144201A Expired - Lifetime JPH0677187B2 (ja) | 1986-06-20 | 1986-06-20 | カラ−液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677187B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6378198A (ja) * | 1986-09-22 | 1988-04-08 | セイコーインスツルメンツ株式会社 | マトリックス型表示装置のインターフェース回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6156397A (ja) * | 1984-08-28 | 1986-03-22 | シチズン時計株式会社 | カラ−液晶表示装置 |
-
1986
- 1986-06-20 JP JP61144201A patent/JPH0677187B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62299992A (ja) | 1987-12-26 |
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