JPH0677251A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0677251A JPH0677251A JP22763892A JP22763892A JPH0677251A JP H0677251 A JPH0677251 A JP H0677251A JP 22763892 A JP22763892 A JP 22763892A JP 22763892 A JP22763892 A JP 22763892A JP H0677251 A JPH0677251 A JP H0677251A
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- silicon film
- polycrystalline silicon
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- film transistor
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Abstract
(57)【要約】
【目的】 結晶性に優れた多結晶シリコン膜を形成す
る。 【構成】 ＴＦＴのチャンネル部形成箇所にマイクロク
リスタルシリコン膜を形成し、アニール処理して多結晶
シリコン膜とする。マイクロクロスタルシリコンにおい
ては、微結晶を核として結晶成長させることができる。
よって、成長する結晶の粒径や配向性を制御することが
できる。
る。 【構成】 ＴＦＴのチャンネル部形成箇所にマイクロク
リスタルシリコン膜を形成し、アニール処理して多結晶
シリコン膜とする。マイクロクロスタルシリコンにおい
ては、微結晶を核として結晶成長させることができる。
よって、成長する結晶の粒径や配向性を制御することが
できる。
Description
【０００１】
【産業上の利用分野】本発明は、チャネル部に多結晶シ
リコン膜を用いた薄膜トランジスタ（以下ＴＦＴと称す
る）の製造方法に関する。
リコン膜を用いた薄膜トランジスタ（以下ＴＦＴと称す
る）の製造方法に関する。
【０００２】
【従来の技術】液晶表示装置、イメージセンサーなどに
おいて、スイッチング素子や周辺回路に、多結晶シリコ
ン膜からなるチャネル部を備えたＴＦＴが広く用いられ
ている。このＴＦＴは、通常、ＩＣと同様の製造工程で
形成される。この方法では、アモルファスシリコン膜を
結晶化して多結晶シリコンとする処理や、ＴＦＴのゲー
ト電極を覆うゲート絶縁膜の形成、ＴＦＴのソース、ド
レイン電極を形成するための不純物の活性化処理などを
１０００℃に近い高温で行う。このため、基板材料が石
英基板などに限定され、これに伴って、安価なガラス基
板などを用いて大面積に形成することが困難であった。
おいて、スイッチング素子や周辺回路に、多結晶シリコ
ン膜からなるチャネル部を備えたＴＦＴが広く用いられ
ている。このＴＦＴは、通常、ＩＣと同様の製造工程で
形成される。この方法では、アモルファスシリコン膜を
結晶化して多結晶シリコンとする処理や、ＴＦＴのゲー
ト電極を覆うゲート絶縁膜の形成、ＴＦＴのソース、ド
レイン電極を形成するための不純物の活性化処理などを
１０００℃に近い高温で行う。このため、基板材料が石
英基板などに限定され、これに伴って、安価なガラス基
板などを用いて大面積に形成することが困難であった。
【０００３】このため、近年、製造工程の低温化が提案
されている。その提案されている方法としては、例え
ば、アモルファスシリコン膜を低温固相成長させ、その
後、レーザーアニール等により結晶化させて多結晶化シ
リコン膜を得る方法がある。
されている。その提案されている方法としては、例え
ば、アモルファスシリコン膜を低温固相成長させ、その
後、レーザーアニール等により結晶化させて多結晶化シ
リコン膜を得る方法がある。
【０００４】
【発明が解決しようとする課題】しかし、上記のよう
に、アモルファスシリコンを結晶化して多結晶シリコン
を得る場合には、結晶核がランダムに発生して、結晶粒
径、結晶方位、結晶性などが制御できない。このため、
結晶性が悪く、欠陥（局在準位など）が生じるなどの問
題がある。よって、この多結晶シリコン膜を用いてＴＦ
Ｔを作製した場合、特性面が劣ったものとなる。
に、アモルファスシリコンを結晶化して多結晶シリコン
を得る場合には、結晶核がランダムに発生して、結晶粒
径、結晶方位、結晶性などが制御できない。このため、
結晶性が悪く、欠陥（局在準位など）が生じるなどの問
題がある。よって、この多結晶シリコン膜を用いてＴＦ
Ｔを作製した場合、特性面が劣ったものとなる。
【０００５】本発明は上記問題点を解決するためになさ
れたものであり、その目的は結晶性に優れた多結晶シリ
コン膜を備えたＴＦＴの製造方法を提供することにあ
る。
れたものであり、その目的は結晶性に優れた多結晶シリ
コン膜を備えたＴＦＴの製造方法を提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、多結晶シリコン膜からなるチャネル部
を備えた薄膜トランジスタの製造方法であって、該チャ
ンネル部形成箇所にマイクロクリスタルシリコン膜を形
成する工程と、該マイクロクリスタルシリコン膜をアニ
ール処理して多結晶シリコン膜となす工程とを含み、そ
のことにより上記目的が達成される。
タの製造方法は、多結晶シリコン膜からなるチャネル部
を備えた薄膜トランジスタの製造方法であって、該チャ
ンネル部形成箇所にマイクロクリスタルシリコン膜を形
成する工程と、該マイクロクリスタルシリコン膜をアニ
ール処理して多結晶シリコン膜となす工程とを含み、そ
のことにより上記目的が達成される。
【０００７】
【作用】マイクロクリスタルシリコン膜とは、約１０〜
１０００オングストロームの微結晶が中に存在するシリ
コン膜のことを言う。また、この微結晶の存在比率（体
積率）は、０％より大で１００％以下である。この比率
は、マイクロクリスタルシリコン膜の形成方法により、
変化させることができる。尚、ここで体積率が０％の場
合は、アモルファスシリコンであり、マイクロクリスタ
ルシリコン膜とは言えない。
１０００オングストロームの微結晶が中に存在するシリ
コン膜のことを言う。また、この微結晶の存在比率（体
積率）は、０％より大で１００％以下である。この比率
は、マイクロクリスタルシリコン膜の形成方法により、
変化させることができる。尚、ここで体積率が０％の場
合は、アモルファスシリコンであり、マイクロクリスタ
ルシリコン膜とは言えない。
【０００８】上記マイクロクロスタルシリコン膜におい
ては、微結晶が中に存在するため、それを核として結晶
成長させることができる。よって、マイクロクリスタル
シリコン中の微結晶の体積率に応じて、成長する結晶の
粒径を制御できる。従って、存在する微結晶の体積率を
小さくすれば、大粒系の結晶を得ることができる。ここ
で体積率の好ましい範囲としては３０％以下であり、さ
らに望ましくは１０％以下である。また、予め、マイク
ロクリスタルシリコン膜に含まれる微結晶を配向させて
おくと、アニール処理を経ることにより、配向性を持っ
た多結晶シリコン膜を得ることもできる。
ては、微結晶が中に存在するため、それを核として結晶
成長させることができる。よって、マイクロクリスタル
シリコン中の微結晶の体積率に応じて、成長する結晶の
粒径を制御できる。従って、存在する微結晶の体積率を
小さくすれば、大粒系の結晶を得ることができる。ここ
で体積率の好ましい範囲としては３０％以下であり、さ
らに望ましくは１０％以下である。また、予め、マイク
ロクリスタルシリコン膜に含まれる微結晶を配向させて
おくと、アニール処理を経ることにより、配向性を持っ
た多結晶シリコン膜を得ることもできる。
【０００９】
【実施例】以下、図面を参照して本発明を説明する。
【００１０】（実施例１）図１は、本発明の製造方法を
用いて作製した、ＴＦＴの一例を示す断面図である。
用いて作製した、ＴＦＴの一例を示す断面図である。
【００１１】この実施例の製造方法においては、まず、
ガラス基板101上にプラズマＣＶＤ（Chemical Vapour D
eposition）法により、マイクロクリスタルシリコン膜
を１０００オングストロームの厚みに成膜する。この
時、原料ガスとして、シラン（ＳｉＨ4）と水素を用い
た。シランの供給量は２sccm、水素の供給量は１００
sccmとした。また、圧力は０．１Ｔｏｒｒ、印加電力密
度は０．５Ｗ／ｃｍ2、基板温度（Ｔｓ）は２００℃と
した。この時、微結晶の体積率は、３０％となった。
ガラス基板101上にプラズマＣＶＤ（Chemical Vapour D
eposition）法により、マイクロクリスタルシリコン膜
を１０００オングストロームの厚みに成膜する。この
時、原料ガスとして、シラン（ＳｉＨ4）と水素を用い
た。シランの供給量は２sccm、水素の供給量は１００
sccmとした。また、圧力は０．１Ｔｏｒｒ、印加電力密
度は０．５Ｗ／ｃｍ2、基板温度（Ｔｓ）は２００℃と
した。この時、微結晶の体積率は、３０％となった。
【００１２】その後、該マイクロクリスタルシリコン膜
を、温度６００℃窒素ガス雰囲気中でアニール処理を２
４時間行った。これにより、上記マイクロクリスタルシ
リコン膜を結晶化させて、多結晶シリコン膜とした。
を、温度６００℃窒素ガス雰囲気中でアニール処理を２
４時間行った。これにより、上記マイクロクリスタルシ
リコン膜を結晶化させて、多結晶シリコン膜とした。
【００１３】次に、この多結晶シリコン膜をパターニン
グして、多結晶シリコン膜102とした後、ＡＰ（Atmosph
eric Pressure）ＣＶＤ法により、ＳｉＯ2からなるゲー
ト絶縁膜103を成膜する。続いて、ＬＰ（Low Pressur
e）ＣＶＤ法により、多結晶シリコン膜を積層し、パタ
ーニングしてゲート電極104を形成する。このゲート電
極104をマスクとして、リン（Ｐ）イオンを注入してソ
ース、ドレイン領域109を形成した後、不純物を活性化
させるためアニール処理する。この時、Ｐイオンが注入
されなかった部分は、チャネル部108となる。
グして、多結晶シリコン膜102とした後、ＡＰ（Atmosph
eric Pressure）ＣＶＤ法により、ＳｉＯ2からなるゲー
ト絶縁膜103を成膜する。続いて、ＬＰ（Low Pressur
e）ＣＶＤ法により、多結晶シリコン膜を積層し、パタ
ーニングしてゲート電極104を形成する。このゲート電
極104をマスクとして、リン（Ｐ）イオンを注入してソ
ース、ドレイン領域109を形成した後、不純物を活性化
させるためアニール処理する。この時、Ｐイオンが注入
されなかった部分は、チャネル部108となる。
【００１４】その後、Ｓｉ０2からなる層間絶縁膜105を
ＡＰＣＶＤ法により形成する。さらに、コンタクトホー
ル107を設けて、Ａｌからなるソース、ドレイン電極106
を形成し、これによりＴＦＴを製造した。
ＡＰＣＶＤ法により形成する。さらに、コンタクトホー
ル107を設けて、Ａｌからなるソース、ドレイン電極106
を形成し、これによりＴＦＴを製造した。
【００１５】尚、マイクロクリスタルシリコン膜中の微
結晶の体積率や水素の含有量は、用いられる原料ガス流
量、印加電圧、基板温度などの条件により制御すること
ができる。
結晶の体積率や水素の含有量は、用いられる原料ガス流
量、印加電圧、基板温度などの条件により制御すること
ができる。
【００１６】（実施例２）本発明の他の実施例について
以下に説明する。
以下に説明する。
【００１７】この実施例においては、上記マイクロクリ
スタルシリコン膜を作製する場合の印加電力密度を１Ｗ
／ｃｍ2とした。該マイクロクリスタルシリコン膜の微
結晶の体積率は、１０％であった。また、該マイクロク
リスタルシリコン膜をアニール処理する手段として、エ
キシマレーザを用いた。それ以外は、実施例１と同様に
してＴＦＴを形成した。エキシマレーザの種類としては
ＡｒＦレーザを用い、処理条件としては約１０-6Ｔｏｒ
ｒの減圧中、かつ、室温下で照射パワー密度が３００ｍ
Ｊ／ｃｍ2のレーザ光をマイクロクリスタルシリコン膜
に照射し、多結晶シリコン膜とした。
スタルシリコン膜を作製する場合の印加電力密度を１Ｗ
／ｃｍ2とした。該マイクロクリスタルシリコン膜の微
結晶の体積率は、１０％であった。また、該マイクロク
リスタルシリコン膜をアニール処理する手段として、エ
キシマレーザを用いた。それ以外は、実施例１と同様に
してＴＦＴを形成した。エキシマレーザの種類としては
ＡｒＦレーザを用い、処理条件としては約１０-6Ｔｏｒ
ｒの減圧中、かつ、室温下で照射パワー密度が３００ｍ
Ｊ／ｃｍ2のレーザ光をマイクロクリスタルシリコン膜
に照射し、多結晶シリコン膜とした。
【００１８】表１および図２は、このようにして製造さ
れた実施例１および実施例２のＴＦＴについて特性試験
を行った結果を示す。尚、この表１および図２において
は、後述するようにして製造した比較例１を併せて示し
ている。
れた実施例１および実施例２のＴＦＴについて特性試験
を行った結果を示す。尚、この表１および図２において
は、後述するようにして製造した比較例１を併せて示し
ている。
【００１９】
【表１】
【００２０】※ここで、結晶性の評価は透過電子顕微鏡
（ＴＥＭ）を用いて行った。
（ＴＥＭ）を用いて行った。
【００２１】比較例１は、上記マイクロクリスタルシリ
コン膜の代わりに、アモルファスシリコン膜を用いた以
外は、実施例１と同様にしてＴＦＴを形成した。原料ガ
スとしては、シラン（ＳｉＨ4）を用い、供給量を２
sccmとした。圧力は０．１Ｔｏｒｒ、印加電力密度は
０．１Ｗ／ｃｍ2、基板温度（Ｔｓ）は２００℃とし
た。
コン膜の代わりに、アモルファスシリコン膜を用いた以
外は、実施例１と同様にしてＴＦＴを形成した。原料ガ
スとしては、シラン（ＳｉＨ4）を用い、供給量を２
sccmとした。圧力は０．１Ｔｏｒｒ、印加電力密度は
０．１Ｗ／ｃｍ2、基板温度（Ｔｓ）は２００℃とし
た。
【００２２】上記した表１および図２により理解される
ように、実施例１、２のＴＦＴにおいては、比較例１の
ＴＦＴに比べて、電界効果移動度（μeff）、閾値（Ｖ
TH）とも優れており、多結晶シリコンの結晶性も優れて
いる。また、多結晶シリコンに配向性を付与することも
できる。
ように、実施例１、２のＴＦＴにおいては、比較例１の
ＴＦＴに比べて、電界効果移動度（μeff）、閾値（Ｖ
TH）とも優れており、多結晶シリコンの結晶性も優れて
いる。また、多結晶シリコンに配向性を付与することも
できる。
【００２３】尚、上記実施例では、マイクロクリスタル
シリコンの形成は、プラズマＣＶＤ法を用いたが、本発
明はこれに限らず、反応性スパッタなどにより形成する
こともできる。また、アニール処理としては、上記実施
例１では加熱雰囲気中での処理により、また、実施例２
ではエキシマレーザにより行っているが、本発明はこれ
に限らず、低温固相成長法、高速ランプアニール（ＲＴ
Ａ）、他のレーザアニール、ビームアニールなどを用い
ることができる。
シリコンの形成は、プラズマＣＶＤ法を用いたが、本発
明はこれに限らず、反応性スパッタなどにより形成する
こともできる。また、アニール処理としては、上記実施
例１では加熱雰囲気中での処理により、また、実施例２
ではエキシマレーザにより行っているが、本発明はこれ
に限らず、低温固相成長法、高速ランプアニール（ＲＴ
Ａ）、他のレーザアニール、ビームアニールなどを用い
ることができる。
【００２４】
【発明の効果】以上の説明で明らかなように、本発明に
よれば、結晶性に優れた多結晶シリコン膜を形成するこ
とができ、ＴＦＴの特性を優れたものにすることができ
る。
よれば、結晶性に優れた多結晶シリコン膜を形成するこ
とができ、ＴＦＴの特性を優れたものにすることができ
る。
【図１】本発明の製造方法を用いて作製したＴＦＴの一
例である。
例である。
【図２】ＴＦＴのＶG−ＩDS特性比較図
１０１ ガラス基板 １０２ 多結晶シリコン膜 １０３ ゲート絶縁膜 １０４ ゲート電極 １０５ 層間絶縁膜 １０６ ソース、ドレイン電極 １０７ コンタクトホール １０８ チャネル部 １０９ ソース、ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 土本 修平 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (3)
- 【請求項１】 多結晶シリコン膜からなるチャネル部を
備えた薄膜トランジスタの製造方法であって、 該チャネル部形成箇所にマイクロクリスタルシリコン膜
を形成する工程と、 該マイクロクリスタルシリコン膜をアニール処理して多
結晶シリコン膜となす工程と、 を含む薄膜トランジスタの製造方法。 - 【請求項２】 前記マイクロクリスタルシリコン膜中に
含まれるマイクロクリスタルの体積率が３０％以下であ
る請求項１に記載の薄膜トランジスタの製造方法。 - 【請求項３】 前記マイクロクリスタルシリコン膜中に
含まれるマイクロクリスタルの体積率が１０％以下であ
る請求項１に記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22763892A JPH0677251A (ja) | 1992-08-26 | 1992-08-26 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22763892A JPH0677251A (ja) | 1992-08-26 | 1992-08-26 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677251A true JPH0677251A (ja) | 1994-03-18 |
Family
ID=16864024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22763892A Withdrawn JPH0677251A (ja) | 1992-08-26 | 1992-08-26 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677251A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997022141A1 (en) * | 1995-12-14 | 1997-06-19 | Seiko Epson Corporation | Method of manufacturing thin film semiconductor device, and thin film semiconductor device |
| US5766989A (en) * | 1994-12-27 | 1998-06-16 | Matsushita Electric Industrial Co., Ltd. | Method for forming polycrystalline thin film and method for fabricating thin-film transistor |
| US6391690B2 (en) | 1995-12-14 | 2002-05-21 | Seiko Epson Corporation | Thin film semiconductor device and method for producing the same |
-
1992
- 1992-08-26 JP JP22763892A patent/JPH0677251A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5766989A (en) * | 1994-12-27 | 1998-06-16 | Matsushita Electric Industrial Co., Ltd. | Method for forming polycrystalline thin film and method for fabricating thin-film transistor |
| WO1997022141A1 (en) * | 1995-12-14 | 1997-06-19 | Seiko Epson Corporation | Method of manufacturing thin film semiconductor device, and thin film semiconductor device |
| US6391690B2 (en) | 1995-12-14 | 2002-05-21 | Seiko Epson Corporation | Thin film semiconductor device and method for producing the same |
| US6660572B2 (en) | 1995-12-14 | 2003-12-09 | Seiko Epson Corporation | Thin film semiconductor device and method for producing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |