JPH0677257A - 電極の形成方法 - Google Patents
電極の形成方法Info
- Publication number
- JPH0677257A JPH0677257A JP4254204A JP25420492A JPH0677257A JP H0677257 A JPH0677257 A JP H0677257A JP 4254204 A JP4254204 A JP 4254204A JP 25420492 A JP25420492 A JP 25420492A JP H0677257 A JPH0677257 A JP H0677257A
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- JP
- Japan
- Prior art keywords
- electrode
- dummy gate
- resist
- gate
- source electrode
- Prior art date
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- Pending
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- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 FETにおいてゲート電極とソース電極（又は
ドレイン電極）との距離を短縮し、素子特性の向上を図
る。 【構成】 基板11上にＬＭＲを塗布しベーキングを行っ
て、逆テーパ形状（上辺 0.8μm , 下辺 0.2μm ) を有
するダミーゲートであるレジスト13を形成し、このレジ
スト13をマスクとしてセルフアラインによりソース，ド
レイン電極14,15を形成する。そしてこのレジスト13の
表面をＳＯＧ（液状ガラス）16にて覆う。レジスト13を
除去した後このＳＯＧ16に囲まれた部分にゲート電極を
形成する。
ドレイン電極）との距離を短縮し、素子特性の向上を図
る。 【構成】 基板11上にＬＭＲを塗布しベーキングを行っ
て、逆テーパ形状（上辺 0.8μm , 下辺 0.2μm ) を有
するダミーゲートであるレジスト13を形成し、このレジ
スト13をマスクとしてセルフアラインによりソース，ド
レイン電極14,15を形成する。そしてこのレジスト13の
表面をＳＯＧ（液状ガラス）16にて覆う。レジスト13を
除去した後このＳＯＧ16に囲まれた部分にゲート電極を
形成する。
Description
【０００１】
【産業上の利用分野】本発明は、 FETの電極の形成方法
に関する。
に関する。
【０００２】
【従来の技術】図１は、従来の電極の形成方法を示す説
明図である。まず図１(a) に示す如く基板１上にオーミ
ック電極であるソース電極２，ドレイン電極３を形成
し、ソース電極２とドレイン電極３との間に矩形のレジ
スト４をダミーゲートとして形成する。そしてレジスト
４をドライエッチングにより細線化した後（図１(b))、
ECR(Ｅlectron Ｃyclotron Ｒesonance)CVD法により絶
縁膜であるSiＯ2 膜６を堆積し、レジスト４をリフトオ
フする（図１(c))。その後ゲート電極７を形成する（図
１(d))。
明図である。まず図１(a) に示す如く基板１上にオーミ
ック電極であるソース電極２，ドレイン電極３を形成
し、ソース電極２とドレイン電極３との間に矩形のレジ
スト４をダミーゲートとして形成する。そしてレジスト
４をドライエッチングにより細線化した後（図１(b))、
ECR(Ｅlectron Ｃyclotron Ｒesonance)CVD法により絶
縁膜であるSiＯ2 膜６を堆積し、レジスト４をリフトオ
フする（図１(c))。その後ゲート電極７を形成する（図
１(d))。
【０００３】
【発明が解決しようとする課題】ところが低雑音FET を
製造するには、ゲート電極とソース電極との距離を短縮
し雑音発生源であるソース抵抗を低減する必要がある。
しかしながら従来方法のようにソース電極及びドレイン
電極を形成した後ダミーゲートを形成する方法では、ゲ
ート電極とソース電極との距離短縮には限界があり、従
来方法によるゲート電極とソース電極との最小距離は
0.7μm 程度であり、しかもこの距離を実現することは
大変困難であった。本発明は、かかる事情に鑑みてなさ
れたものであり、基板側の長さが短小である、例えば逆
テーパ形状を有するダミーゲートを形成し、このダミー
ゲートをマスクとしてセルフアラインによりソース電極
及びドレイン電極を形成するので、ゲート電極とソース
電極（又はドレイン電極）との距離を短縮することが可
能な電極の形成方法を提供することを目的とする。
製造するには、ゲート電極とソース電極との距離を短縮
し雑音発生源であるソース抵抗を低減する必要がある。
しかしながら従来方法のようにソース電極及びドレイン
電極を形成した後ダミーゲートを形成する方法では、ゲ
ート電極とソース電極との距離短縮には限界があり、従
来方法によるゲート電極とソース電極との最小距離は
0.7μm 程度であり、しかもこの距離を実現することは
大変困難であった。本発明は、かかる事情に鑑みてなさ
れたものであり、基板側の長さが短小である、例えば逆
テーパ形状を有するダミーゲートを形成し、このダミー
ゲートをマスクとしてセルフアラインによりソース電極
及びドレイン電極を形成するので、ゲート電極とソース
電極（又はドレイン電極）との距離を短縮することが可
能な電極の形成方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明に係る電極の形成
方法は、基板上に、ダミーゲート，ソース電極及びドレ
イン電極を形成し、さらに絶縁膜を形成した後、前記ダ
ミーゲートを除去してゲート電極を形成する方法におい
て、前記ソース電極，前記ドレイン電極の配設方向の長
さが基板側で短小であるダミーゲートを前記基板上に形
成し、該ダミーゲートをマスクとしてセルフアラインに
より前記ソース電極及び前記ドレイン電極を形成し、前
記ダミーゲートの全表面を液状ガラスにて覆い、前記ダ
ミーゲートと前記ソース電極及び前記ドレイン電極との
間を残してエッチングにより前記液状ガラスを除去し、
さらに前記ダミーゲートを除去した後、前記液状ガラス
に囲まれた部分に前記ゲート電極を形成することを特徴
とする。
方法は、基板上に、ダミーゲート，ソース電極及びドレ
イン電極を形成し、さらに絶縁膜を形成した後、前記ダ
ミーゲートを除去してゲート電極を形成する方法におい
て、前記ソース電極，前記ドレイン電極の配設方向の長
さが基板側で短小であるダミーゲートを前記基板上に形
成し、該ダミーゲートをマスクとしてセルフアラインに
より前記ソース電極及び前記ドレイン電極を形成し、前
記ダミーゲートの全表面を液状ガラスにて覆い、前記ダ
ミーゲートと前記ソース電極及び前記ドレイン電極との
間を残してエッチングにより前記液状ガラスを除去し、
さらに前記ダミーゲートを除去した後、前記液状ガラス
に囲まれた部分に前記ゲート電極を形成することを特徴
とする。
【０００５】
【作用】本発明にあっては、基板側の長さが短小であ
る、例えば逆テーパ形状を有するダミーゲートを形成
し、このダミーゲートをマスクとしてセルフアラインに
よりソース電極及びドレイン電極を形成するので、ゲー
ト電極とソース電極（又はドレイン電極）との距離を短
縮することができる。またダミーゲートの表面を液状ガ
ラスにて覆うこととしたので、前記逆テーパ形状下部の
埋め込みは良好である。しかもこの液状ガラスは、溶媒
を揮発させた後そのまま絶縁膜として用いることが可能
である。
る、例えば逆テーパ形状を有するダミーゲートを形成
し、このダミーゲートをマスクとしてセルフアラインに
よりソース電極及びドレイン電極を形成するので、ゲー
ト電極とソース電極（又はドレイン電極）との距離を短
縮することができる。またダミーゲートの表面を液状ガ
ラスにて覆うこととしたので、前記逆テーパ形状下部の
埋め込みは良好である。しかもこの液状ガラスは、溶媒
を揮発させた後そのまま絶縁膜として用いることが可能
である。
【０００６】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて具体的に説明する。図２，３，４は本発明に係る電
極の形成方法を示す説明図である。まず基板11上にSiＮ
膜12を形成し、その上にＬＭＲ（Ｌow Ｍolecular Ｒ
esist,冨士薬品工業（株）製）を１μm 塗布し、60℃，
真空中にて30分間ベーキングを行う。そうすると現像後
の形状は約60°の角度を有する逆テーパ状となる。この
ときSiＮ膜12と接している部分の寸法は 0.3μm とする
のが限界であるので、Ｏ2 プラズマエッチングにより
0.2μm まで縮小する。このとき上辺は 0.8μm とな
る。このようにして上辺が 0.8μm 、下辺が 0.2μm の
逆テーパ形状を有するダミーゲートであるレジスト13を
形成する（図２(a))。
いて具体的に説明する。図２，３，４は本発明に係る電
極の形成方法を示す説明図である。まず基板11上にSiＮ
膜12を形成し、その上にＬＭＲ（Ｌow Ｍolecular Ｒ
esist,冨士薬品工業（株）製）を１μm 塗布し、60℃，
真空中にて30分間ベーキングを行う。そうすると現像後
の形状は約60°の角度を有する逆テーパ状となる。この
ときSiＮ膜12と接している部分の寸法は 0.3μm とする
のが限界であるので、Ｏ2 プラズマエッチングにより
0.2μm まで縮小する。このとき上辺は 0.8μm とな
る。このようにして上辺が 0.8μm 、下辺が 0.2μm の
逆テーパ形状を有するダミーゲートであるレジスト13を
形成する（図２(a))。
【０００７】そしてソース・ドレイン領域のSiＮ膜12を
除去した後、このレジスト13をマスクとしてAuGe/Ni/Au
のオーミック電極（ソース電極14，ドレイン電極15）を
セルフアラインにより形成する（図２(b))。このときソ
ース電極14（又はドレイン電極15）とダミーゲートであ
るレジスト13との距離は 0.3μm である。次にＳＯＧ
（液状ガラス，Ｓpin Ｏn Ｇlass、商品名ＯＣＤ) 16を
0.1μm 塗布する。オーミック電極上は平坦なためＳＯ
Ｇ16の膜厚は 0.1μm であるが、レジスト13とオーミッ
ク電極との間の膜厚は 0.2μm 以上である（図２(c))。
除去した後、このレジスト13をマスクとしてAuGe/Ni/Au
のオーミック電極（ソース電極14，ドレイン電極15）を
セルフアラインにより形成する（図２(b))。このときソ
ース電極14（又はドレイン電極15）とダミーゲートであ
るレジスト13との距離は 0.3μm である。次にＳＯＧ
（液状ガラス，Ｓpin Ｏn Ｇlass、商品名ＯＣＤ) 16を
0.1μm 塗布する。オーミック電極上は平坦なためＳＯ
Ｇ16の膜厚は 0.1μm であるが、レジスト13とオーミッ
ク電極との間の膜厚は 0.2μm 以上である（図２(c))。
【０００８】その後さらに60℃にてベーキングを行い、
ＳＯＧ16の溶媒を揮発させる。ＳＯＧ16は十分に固化さ
れていないためＣＦ4 反応性イオンエッチング（ＣＦ4
RIE)により簡単にエッチングを行うことが可能であり、
このＣＦ4 RIE によりレジスト13が少し突出するまでエ
ッチングを行う。このときオーミック電極上のＳＯＧ16
は、ゲート領域側の端部を除いて除去される（図３
(d))。そしてジメチルホルムアミド(DMA) を用いてレジ
スト13を除去し、その後アセトンで洗浄する。このよう
にしてレジスト13の反転パターンを有し楔形のＳＯＧ16
を得る（図３(e))。そしてPMMA（ポリメチルメタアクリ
レート、東京応化社製：OEBR-1000M）からなるレジスト
17をパターニングし（図３(f))、さらにエッチングによ
りＳＯＧ16の間のSiＮ膜12を除去する（図４(g))。
ＳＯＧ16の溶媒を揮発させる。ＳＯＧ16は十分に固化さ
れていないためＣＦ4 反応性イオンエッチング（ＣＦ4
RIE)により簡単にエッチングを行うことが可能であり、
このＣＦ4 RIE によりレジスト13が少し突出するまでエ
ッチングを行う。このときオーミック電極上のＳＯＧ16
は、ゲート領域側の端部を除いて除去される（図３
(d))。そしてジメチルホルムアミド(DMA) を用いてレジ
スト13を除去し、その後アセトンで洗浄する。このよう
にしてレジスト13の反転パターンを有し楔形のＳＯＧ16
を得る（図３(e))。そしてPMMA（ポリメチルメタアクリ
レート、東京応化社製：OEBR-1000M）からなるレジスト
17をパターニングし（図３(f))、さらにエッチングによ
りＳＯＧ16の間のSiＮ膜12を除去する（図４(g))。
【０００９】その後 Ti/Alを蒸着し、リフトオフにより
このレジスト17を除去した後、シンタリング処理を施し
てゲート電極18を形成する。（図４(h))。以上のような
本実施例においては、ゲート電極とソース電極（又はド
レイン電極）との距離は 0.3μm 程度まで短縮すること
ができた。
このレジスト17を除去した後、シンタリング処理を施し
てゲート電極18を形成する。（図４(h))。以上のような
本実施例においては、ゲート電極とソース電極（又はド
レイン電極）との距離は 0.3μm 程度まで短縮すること
ができた。
【００１０】
【発明の効果】以上のように、本発明に係る電極の形成
方法では、基板側の長さが短小である、例えば逆テーパ
形状を有するダミーゲートを形成し、このダミーゲート
をマスクとしてセルフアラインによりソース電極及びド
レイン電極を形成するので、ゲート電極とソース電極
（又はドレイン電極）との距離を短縮することができ、
これによりソース抵抗が低減し、素子特性が大きく向上
する等、本発明は優れた効果を奏する。
方法では、基板側の長さが短小である、例えば逆テーパ
形状を有するダミーゲートを形成し、このダミーゲート
をマスクとしてセルフアラインによりソース電極及びド
レイン電極を形成するので、ゲート電極とソース電極
（又はドレイン電極）との距離を短縮することができ、
これによりソース抵抗が低減し、素子特性が大きく向上
する等、本発明は優れた効果を奏する。
【図１】従来の電極の形成方法を示す説明図である。
【図２】本発明に係る電極の形成方法を示す説明図であ
る。
る。
【図３】本発明に係る電極の形成方法を示す説明図であ
る。
る。
【図４】本発明に係る電極の形成方法を示す説明図であ
る。
る。
11 基板 12 SiＮ膜 13，17 レジスト 14 ソース電極 15 ドレイン電極 16 ＳＯＧ 18 ゲート電極
Claims (1)
- 【請求項１】 基板上に、ダミーゲート，ソース電極及
びドレイン電極を形成し、さらに絶縁膜を形成した後、
前記ダミーゲートを除去してゲート電極を形成する方法
において、前記ソース電極，前記ドレイン電極の配設方
向の長さが基板側で短小であるダミーゲートを前記基板
上に形成し、該ダミーゲートをマスクとしてセルフアラ
インにより前記ソース電極及び前記ドレイン電極を形成
し、前記ダミーゲートの全表面を液状ガラスにて覆い、
前記ダミーゲートと前記ソース電極及び前記ドレイン電
極との間を残してエッチングにより前記液状ガラスを除
去し、さらに前記ダミーゲートを除去した後、前記液状
ガラスに囲まれた部分に前記ゲート電極を形成すること
を特徴とする電極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254204A JPH0677257A (ja) | 1992-08-27 | 1992-08-27 | 電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254204A JPH0677257A (ja) | 1992-08-27 | 1992-08-27 | 電極の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677257A true JPH0677257A (ja) | 1994-03-18 |
Family
ID=17261706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4254204A Pending JPH0677257A (ja) | 1992-08-27 | 1992-08-27 | 電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677257A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013026243A1 (zh) * | 2011-08-19 | 2013-02-28 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
-
1992
- 1992-08-27 JP JP4254204A patent/JPH0677257A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013026243A1 (zh) * | 2011-08-19 | 2013-02-28 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
| CN102956454A (zh) * | 2011-08-19 | 2013-03-06 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
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