JPH0327436A - 全加算器 - Google Patents
全加算器Info
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- JPH0327436A JPH0327436A JP12213190A JP12213190A JPH0327436A JP H0327436 A JPH0327436 A JP H0327436A JP 12213190 A JP12213190 A JP 12213190A JP 12213190 A JP12213190 A JP 12213190A JP H0327436 A JPH0327436 A JP H0327436A
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- Japan
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- gate
- stage
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- full adder
- signal
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- 208000003580 polydactyly Diseases 0.000 claims 1
- 239000002131 composite material Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル回路に関するものであり、更に詳
述するならば、演算装置に用いられる全加算器に関する
ものである。
述するならば、演算装置に用いられる全加算器に関する
ものである。
第２図は、ゲートを用いて構戊する従来の全加算器の回
路図を示す。
路図を示す。
図示の回路図において、入力信号Ａ，Ｂはそれぞれ２つ
に分岐して、一方は第１のＡＮＤゲートの入力に、もう
一方は第ｌのＮＯＲゲートの入力に接続されている。該
ＡＮＤゲート及び該ＮＯＲゲートの出力は、ＮＯＲゲー
｝Ｇｌ ３の入力に接続されている。
に分岐して、一方は第１のＡＮＤゲートの入力に、もう
一方は第ｌのＮＯＲゲートの入力に接続されている。該
ＡＮＤゲート及び該ＮＯＲゲートの出力は、ＮＯＲゲー
｝Ｇｌ ３の入力に接続されている。
ＮＯＲゲートＧ１３の出力はそれぞれ２つに分岐して、
一方は第２のＡＮＤゲートの入力に、もう一方は第２の
ＮＯＲゲートの入力に接続されている。該ＡＮＤゲート
及び該ＮＯＲゲートの入力には、前段すなわち第ｎ−１
段の全加算器のキャリー信号Ｃ。−１も接続されている
。前記第２のＡＮＤゲート及び第２のＮＯＲゲートの出
力は、ＮＯＲゲー｝Ｇｌ ４の入力に接続されている。
一方は第２のＡＮＤゲートの入力に、もう一方は第２の
ＮＯＲゲートの入力に接続されている。該ＡＮＤゲート
及び該ＮＯＲゲートの入力には、前段すなわち第ｎ−１
段の全加算器のキャリー信号Ｃ。−１も接続されている
。前記第２のＡＮＤゲート及び第２のＮＯＲゲートの出
力は、ＮＯＲゲー｝Ｇｌ ４の入力に接続されている。
ＮＯＲゲー｝Ｇｌ ４は和信号Ｓを出力する。
更に、入力信号Ａ，Ｂは、第３のＡＮＤゲートの入力に
接続され、ＮＯＲゲートＧ１３の出力Ｇｌ ３０及び前
段からのキャリー信号Ｃ７−１は、第４のＡＮＤゲート
の入力に接続されている。前記第３及び第４のＡＮＤゲ
ートの出力は、第３のＮＯＲゲートの入力に接続されて
いる。このように、第３のＡＮＤゲート、第４のＡＮＤ
ゲー１・及び第３のＮＯＲゲートは、複合ゲー｝Ｇｌ
５を構威している。
接続され、ＮＯＲゲートＧ１３の出力Ｇｌ ３０及び前
段からのキャリー信号Ｃ７−１は、第４のＡＮＤゲート
の入力に接続されている。前記第３及び第４のＡＮＤゲ
ートの出力は、第３のＮＯＲゲートの入力に接続されて
いる。このように、第３のＡＮＤゲート、第４のＡＮＤ
ゲー１・及び第３のＮＯＲゲートは、複合ゲー｝Ｇｌ
５を構威している。
複合ゲー｝Ｇｌ ５の出力はインバータＧ１６に入力し
、インバータＧ１６はキャリ，一信号Ｃ。を出力する。
、インバータＧ１６はキャリ，一信号Ｃ。を出力する。
以上のように構或される全加算器は、次のように動作す
る。
る。
例えば、入力信号Ａ及びＢをそれぞれ“ｌ゜″及び“０
゜“とすれば、第１のＡＮＤゲートの出力及び第１のＮ
ＯＲゲートの出力は、ともに゜゛０゜゛となる。この２
出力を受けて、ＮＯＲゲー｝Ｇｌ ３の出力Ｇｌ ３０
は入力信号の排他的論理和すなわち“′１″となる。
゜“とすれば、第１のＡＮＤゲートの出力及び第１のＮ
ＯＲゲートの出力は、ともに゜゛０゜゛となる。この２
出力を受けて、ＮＯＲゲー｝Ｇｌ ３の出力Ｇｌ ３０
は入力信号の排他的論理和すなわち“′１″となる。
ここで、前段からのキャリー信号Ｃ．，−１を“１”と
すれば、Ｏ ｎ−１とＧｌ ３０を受けて第２のＡＮＤ
ゲートの出力は“１゛となり、第２のＮＯＲゲートの出
力は“０″となる。この２出力を受けて、ＮＯＲゲー｝
Ｇｌ ４の出力Ｓは入力信号の排他的論理和とキャリー
信号との排他的論理和すなわち゛０″となる。
すれば、Ｏ ｎ−１とＧｌ ３０を受けて第２のＡＮＤ
ゲートの出力は“１゛となり、第２のＮＯＲゲートの出
力は“０″となる。この２出力を受けて、ＮＯＲゲー｝
Ｇｌ ４の出力Ｓは入力信号の排他的論理和とキャリー
信号との排他的論理和すなわち゛０″となる。
さらに、複合ゲートＧ１５において、第３のＡＮＤゲー
トは入力信号Ａ，Ｂを受けて゛０゛′を第４のＡＮＤゲ
ートは、ＮＯＲゲートＧ１３の出力Ｇ１３０と前段から
のキャリー信号Ｃ ｎ−１を受けて“１′′を出力する
。この２出力を受けて、第３のＮＯＲゲートは“０″を
出力することになる。
トは入力信号Ａ，Ｂを受けて゛０゛′を第４のＡＮＤゲ
ートは、ＮＯＲゲートＧ１３の出力Ｇ１３０と前段から
のキャリー信号Ｃ ｎ−１を受けて“１′′を出力する
。この２出力を受けて、第３のＮＯＲゲートは“０″を
出力することになる。
複合ゲー｝Ｇｌ ５の出力ＩＩ Ｏ Ｉ＋はインバータ
Ｇ １ ．６で反転し、キャリー信号Ｃｎは゛′１′゜
となる。
Ｇ １ ．６で反転し、キャリー信号Ｃｎは゛′１′゜
となる。
すなわち、キャリー信号Ｃｎは、次式で与えられる。
Ｏｎ＝Ｃ，．＊Ｇ１ ３０＋Ａ＊Ｂ
様々な入力値Ａ，Ｂ及びＯ ｎ−１値に対する出力Ｓ及
びｃｏの値を第１表に示す。
びｃｏの値を第１表に示す。
第１表
このような従来の全加算器をＣＭＯＳ回路で実現５
すると、素子数で３０トランジスタを必要とする。
また前段からのキャリー信号Ｃ ｎ−１が、この全加算
器に入力され、次段へ出力されるまでに複合ゲートＧ１
５とインバータＧｌ６を伝搬するため、２ゲート分の遅
延を生ずる。
器に入力され、次段へ出力されるまでに複合ゲートＧ１
５とインバータＧｌ６を伝搬するため、２ゲート分の遅
延を生ずる。
上述のように、従来の全加算器は素子数が多く、また前
段からのキャリー信号が全加算器を伝搬し次段に入力さ
れるまでに２つのゲートを伝搬するので、２ゲート分の
遅延を生じ、高速なリップルキャリー全加算器を構戊で
きないという問題があった。
段からのキャリー信号が全加算器を伝搬し次段に入力さ
れるまでに２つのゲートを伝搬するので、２ゲート分の
遅延を生じ、高速なリップルキャリー全加算器を構戊で
きないという問題があった。
そこで、本発明は、上記遅延時間を低減して素子数の少
ない高速な全加算器を提供せんとするものである。
ない高速な全加算器を提供せんとするものである。
すなわち、本発明によるならば、第１及び第２の入力信
号を受けて該第１及び第２の入力信号の排他的論理和を
出力する第１のセレクタ回路と、該第１のセレクタ回路
の出力及び前段からのけた−６− 上げ出力であるキャリー信号を受けて、該出力及び該キ
ャリー信号の排他的論理和を和信号として出力する第２
のセレクタ回路と、前記第１及び第２の入力信号、前記
第１のセレクタ回路の出力及び前記前段からのキャリー
信号を受けて次段へのけた上げ出力であるキャリー信号
を出力する第３のセレクタ回路とを備える回路を、該キ
ャリー信号を介して順次接続してなり、下位けたからの
けた上げを考慮して多けたの２進加算を行う全加算器に
おいて、 前記キャリー信号は１段毎に負論理であることを特徴と
する全加算器が提供される。
号を受けて該第１及び第２の入力信号の排他的論理和を
出力する第１のセレクタ回路と、該第１のセレクタ回路
の出力及び前段からのけた−６− 上げ出力であるキャリー信号を受けて、該出力及び該キ
ャリー信号の排他的論理和を和信号として出力する第２
のセレクタ回路と、前記第１及び第２の入力信号、前記
第１のセレクタ回路の出力及び前記前段からのキャリー
信号を受けて次段へのけた上げ出力であるキャリー信号
を出力する第３のセレクタ回路とを備える回路を、該キ
ャリー信号を介して順次接続してなり、下位けたからの
けた上げを考慮して多けたの２進加算を行う全加算器に
おいて、 前記キャリー信号は１段毎に負論理であることを特徴と
する全加算器が提供される。
以上のように構威される全加算器においては、キャリー
信号が１段毎に負論理で出力されるので、従来の全加算
器におけるインバータ０１６に対応するゲートを除去す
ることが可能となる。すなわち、前段からのキャリー信
号が入力されて次段へのキャリー信号として出力される
までに伝搬する２つのゲートのうち１つを取り除くこと
により、従来の加算器において生じた２ゲート分の遅延
を、本発明による全加算器ではｌゲート分の遅延に低減
することができる。
信号が１段毎に負論理で出力されるので、従来の全加算
器におけるインバータ０１６に対応するゲートを除去す
ることが可能となる。すなわち、前段からのキャリー信
号が入力されて次段へのキャリー信号として出力される
までに伝搬する２つのゲートのうち１つを取り除くこと
により、従来の加算器において生じた２ゲート分の遅延
を、本発明による全加算器ではｌゲート分の遅延に低減
することができる。
また、上記インバータを取り除くことにより、素子数も
低減することができる。
低減することができる。
以下添付図面を参照して本発明による全加算器の実施例
を説明する。
を説明する。
第１図は、本発明を実施した全加算器の１実施例の構或
を示す回路図である。
を示す回路図である。
第１図には、入力信号Ｃｌ，Ｃ２及び前段からの負論理
のキャリー信号一〇；ユの入力を受けて和信号０１とキ
ャリー信号Ｃ，，を出力する第ｎ段の全加算器と、第ｎ
段のキャリー信号Ｃ。及び入力信号Ｃ３，０４を受けて
和信号０２と負論理のキャリー信号τコを出力する第ｎ
＋１段の全加算器の回路図を示す。
のキャリー信号一〇；ユの入力を受けて和信号０１とキ
ャリー信号Ｃ，，を出力する第ｎ段の全加算器と、第ｎ
段のキャリー信号Ｃ。及び入力信号Ｃ３，０４を受けて
和信号０２と負論理のキャリー信号τコを出力する第ｎ
＋１段の全加算器の回路図を示す。
第ｎ段の全加算器において、入力信号Ｃ１は２つに分岐
して、一方はインバータＧ１を介してトランスファゲー
トＴ２の入力に、もう一方は直接トランスファゲー｝Ｔ
ｌの入力に接続されている。
して、一方はインバータＧ１を介してトランスファゲー
トＴ２の入力に、もう一方は直接トランスファゲー｝Ｔ
ｌの入力に接続されている。
入力信号Ｃ２は２つに分岐して、一方はインバータＧ２
を介してトランスファゲートＴ１のゲートに、もう一方
は直接トランスファゲー｝Ｔ２のゲー１・に接続されて
いる。
を介してトランスファゲートＴ１のゲートに、もう一方
は直接トランスファゲー｝Ｔ２のゲー１・に接続されて
いる。
トランスファゲー｝Ｔｌ及びＴ２の出力はＳｌで合流し
たのち２つに分岐して、一方はインバータＧ３を介して
トランスファゲートＴ３のゲートに、もう一方は直接ト
ランスファゲートＴ４のゲートに接続されている。
たのち２つに分岐して、一方はインバータＧ３を介して
トランスファゲートＴ３のゲートに、もう一方は直接ト
ランスファゲートＴ４のゲートに接続されている。
前段すなわち第ｎ−１段からの負論理のキヤリー信号万
；コはインバータＧ４を通過した後２つに分岐して、一
方はインバータＧ５を介してトランスファゲー｝Ｔ４の
入力に、もう一方は直接トランスファゲー｝Ｔ３の入力
に接続されている。
；コはインバータＧ４を通過した後２つに分岐して、一
方はインバータＧ５を介してトランスファゲー｝Ｔ４の
入力に、もう一方は直接トランスファゲー｝Ｔ３の入力
に接続されている。
トランスファゲー｝Ｔ３及びＴ４の出力はＳ２で合流し
て、さらに和信号Ｏｌの出力端子に接続されている。
て、さらに和信号Ｏｌの出力端子に接続されている。
インバータＧ１及びＧ２１７）出力ＧＩＯ及びＧ２０，
すなわち入力信号Ａ，Ｂの反転信号は、第ｌのＯＲ９ ゲートの入力に接続されている。またインバータＧ３の
出力Ｇ３０及び負論理のキャリー信号Ｏｎ−１は、第２
のＯＲゲートの入力に接続されている。
すなわち入力信号Ａ，Ｂの反転信号は、第ｌのＯＲ９ ゲートの入力に接続されている。またインバータＧ３の
出力Ｇ３０及び負論理のキャリー信号Ｏｎ−１は、第２
のＯＲゲートの入力に接続されている。
第ｌ及び第２のＯＲゲートの出力は、第ｌのＮＡＮＤゲ
ートの入力に接続されている。第１及び第２のＯＲゲー
トと第１のＮＡＮＤゲートは、複合ゲー｝Ｇ６を構或し
ている。第ｌのＮＡＮＤゲートは、第ｎ段のキャリー信
号Ｃ，，を出力する。
ートの入力に接続されている。第１及び第２のＯＲゲー
トと第１のＮＡＮＤゲートは、複合ゲー｝Ｇ６を構或し
ている。第ｌのＮＡＮＤゲートは、第ｎ段のキャリー信
号Ｃ，，を出力する。
第ｎ＋１段の全加算器において、入力信号Ｃ３は２つに
分岐して、一方はインバータＧ７を介してトランスファ
ゲー｝Ｔ６の入力に、もう一方は直接トランスファゲー
｝Ｔ５０入力に接続されている。入力信号Ｃ４は２つに
分岐して、一方はインハータＧ８を介してトランスファ
ゲー｝Ｔ５のゲートに、もう一方は直接トランスファゲ
ートＴ６のゲートに接続されている。
分岐して、一方はインバータＧ７を介してトランスファ
ゲー｝Ｔ６の入力に、もう一方は直接トランスファゲー
｝Ｔ５０入力に接続されている。入力信号Ｃ４は２つに
分岐して、一方はインハータＧ８を介してトランスファ
ゲー｝Ｔ５のゲートに、もう一方は直接トランスファゲ
ートＴ６のゲートに接続されている。
トランスファゲー｝Ｔ５及びＴ６の出力はＳ３で合流し
たのち２つに分岐して、一方はインバータＧ９を介して
トランスファゲー｝Ｔ８のゲートに、もう一方は直接ト
ランスファゲー｝Ｔ７の一１０一 ゲートに接続されている。
たのち２つに分岐して、一方はインバータＧ９を介して
トランスファゲー｝Ｔ８のゲートに、もう一方は直接ト
ランスファゲー｝Ｔ７の一１０一 ゲートに接続されている。
前段すなわち第ｎ段からのキャリー信号Ｃ，，はインバ
ータＧＩＯを通過した後２つに分岐して、一方はインバ
ータＧｌｌを介してトランスファゲー｝Ｔ８の入力に、
もう一方は直接トランスファゲー｝Ｔ７の入力に接続さ
れている。トランスファゲー｝Ｔ７及びＴ８の出力はＳ
４で合流して和信号０２の出力端子に接続されている。
ータＧＩＯを通過した後２つに分岐して、一方はインバ
ータＧｌｌを介してトランスファゲー｝Ｔ８の入力に、
もう一方は直接トランスファゲー｝Ｔ７の入力に接続さ
れている。トランスファゲー｝Ｔ７及びＴ８の出力はＳ
４で合流して和信号０２の出力端子に接続されている。
入力信号Ｃ３及びＣ４は第１のＡＮＤゲートの入力に、
Ｓ３からの出力Ｓ３０及び第ｎ段のキャリー信号Ｃ．，
は第２のＡＮＤゲートの入力に接続されている。第１及
び第２の出力は、第１のＮＯＲゲートの入力に接続され
ている。第１及び第２のＡＮＤゲートと第ｌのＮＯＲゲ
ートは、複合ゲートＧ１２を構威している。第１のＮＯ
Ｒゲートは第ｎ＋１段の負論理のキャリー信号Ｃ，，＋
１を出力する。
Ｓ３からの出力Ｓ３０及び第ｎ段のキャリー信号Ｃ．，
は第２のＡＮＤゲートの入力に接続されている。第１及
び第２の出力は、第１のＮＯＲゲートの入力に接続され
ている。第１及び第２のＡＮＤゲートと第ｌのＮＯＲゲ
ートは、複合ゲートＧ１２を構威している。第１のＮＯ
Ｒゲートは第ｎ＋１段の負論理のキャリー信号Ｃ，，＋
１を出力する。
以上のように構或される全加算器は、次のように動作す
る。
る。
第ｎ段の全加算器において、入力信号Ｃｌ，Ｃ２は、第
２図の示す従来の全加算器の入力信号Ａ，Ｂに対応する
。そこで、動作を対比する意味で入力信号Ｃ１及びＣ２
として従来の全加算器の動作の説明で用いた入力信号Ａ
，Ｂを選定する。すなわち、入力信号Ｃ１及びＣ２をそ
れぞれ“１′゛及び“Ｏ”とする。
２図の示す従来の全加算器の入力信号Ａ，Ｂに対応する
。そこで、動作を対比する意味で入力信号Ｃ１及びＣ２
として従来の全加算器の動作の説明で用いた入力信号Ａ
，Ｂを選定する。すなわち、入力信号Ｃ１及びＣ２をそ
れぞれ“１′゛及び“Ｏ”とする。
入力信号Ｃ２は゛０゛′であるから、該入力がインバー
タＧ２を介して接続するトランスファゲー｝Ｔｌは導通
状態となり、直接接続するトランスファゲー｝Ｔ２は非
導通状態となる。したがって、トランスファゲー｝Ｔｌ
及びＴ２の出力の合流点Ｓ１には、入力信号Ｃ１の信号
すなわち“１”″が出力される。このように、Ｓ１には
入力信号Ｃ１及びＣ２の排他的論理和が出力される。
タＧ２を介して接続するトランスファゲー｝Ｔｌは導通
状態となり、直接接続するトランスファゲー｝Ｔ２は非
導通状態となる。したがって、トランスファゲー｝Ｔｌ
及びＴ２の出力の合流点Ｓ１には、入力信号Ｃ１の信号
すなわち“１”″が出力される。このように、Ｓ１には
入力信号Ｃ１及びＣ２の排他的論理和が出力される。
８１の出力が゛ｌ″であるから、該出力が直接接続する
トランスファゲー｝Ｔ４は導通状態となり、インバータ
Ｇ３を介して接続するトランスファゲー｝Ｔ３は非導通
状態となる。
トランスファゲー｝Ｔ４は導通状態となり、インバータ
Ｇ３を介して接続するトランスファゲー｝Ｔ３は非導通
状態となる。
前段すなわち第ｎ−１段からのキャリー信号ソ；フは負
論理のキャリー信号であるので、従来の全加算器の動作
の説明で用いたキャリー信号Ｃ ｎ−１の反転値すなわ
ち“′０″とする。したがって、第ｎ段の全加算器の演
算結果である和信号０１は、そ７；が二度反転された値
、すなわち″゛０′″となる。このように百１には、負
論理のキャリー信号Ｏ ｎ−１の反転値すなわち正論理
のキャリー信号Ｃ．−１と８１の出力の排他的論理和が
出力される。
論理のキャリー信号であるので、従来の全加算器の動作
の説明で用いたキャリー信号Ｃ ｎ−１の反転値すなわ
ち“′０″とする。したがって、第ｎ段の全加算器の演
算結果である和信号０１は、そ７；が二度反転された値
、すなわち″゛０′″となる。このように百１には、負
論理のキャリー信号Ｏ ｎ−１の反転値すなわち正論理
のキャリー信号Ｃ．−１と８１の出力の排他的論理和が
出力される。
さらに、複合ゲー｝Ｇ６において、第１のＯＲゲートは
入力信号Ｃ１及びＣ２の反転値Ｇ１０及びＧ２０を受け
て“１”を、第２のＯＲゲートはＳｌの出力の入力を受
けたインバータＧ３の出力Ｇ３０と前段からの負論理の
キャリー信号Ｃ。−，を受けて“Ｏ Ｉ＋を出力する。
入力信号Ｃ１及びＣ２の反転値Ｇ１０及びＧ２０を受け
て“１”を、第２のＯＲゲートはＳｌの出力の入力を受
けたインバータＧ３の出力Ｇ３０と前段からの負論理の
キャリー信号Ｃ。−，を受けて“Ｏ Ｉ＋を出力する。
この２出力を受けて第１のＮＡＮＤゲートは、キャリー
信号Ｃ０として″１”′を出力する。すなわち、キャリ
ー信号Ｃ。は次式で表わされる。
信号Ｃ０として″１”′を出力する。すなわち、キャリ
ー信号Ｃ。は次式で表わされる。
以上のように、本実施例の第ｎ段の全加算器の出力０１
及びｃｏの値は、従来の全加算器の動作の説明における
対応する出力値Ｓ及びＣ。の値と−１３− 一致する。すなわち、本実施例の第ｎ段の全加算器は、
従来の全加算器と基本的には同様に動作する。
及びｃｏの値は、従来の全加算器の動作の説明における
対応する出力値Ｓ及びＣ。の値と−１３− 一致する。すなわち、本実施例の第ｎ段の全加算器は、
従来の全加算器と基本的には同様に動作する。
第ｎ＋１段の全加算器においても同様に、入力信号Ｃ３
及びＣ４をそれぞれ“１゜”及び“０”゜として動作を
説明する。
及びＣ４をそれぞれ“１゜”及び“０”゜として動作を
説明する。
入力信号Ｃ４は゛０″であるから、該入力がインバータ
Ｇ８を介して接続するトランスファゲー｝Ｔ５は導通状
態となり、直接接続するトランスファゲー｝Ｔ６は非導
通状態となる。したがって、トランスファゲートＴ５及
びＴ６の出力の合流点Ｓ３には、入力信号Ｃ３の信号す
なわち“Ｉ Ｉ＋が出力される。このように８３には、
入力信号Ｃ３及びＣ４の排他的論理和が出力される。
Ｇ８を介して接続するトランスファゲー｝Ｔ５は導通状
態となり、直接接続するトランスファゲー｝Ｔ６は非導
通状態となる。したがって、トランスファゲートＴ５及
びＴ６の出力の合流点Ｓ３には、入力信号Ｃ３の信号す
なわち“Ｉ Ｉ＋が出力される。このように８３には、
入力信号Ｃ３及びＣ４の排他的論理和が出力される。
Ｓ３の出力がＩＩ Ｉ Ｉ＋であるから、該出力が直接
接続するトランスファゲー｝Ｔ７は導通状態となり、イ
ンバータＧ９を介して接続するトランスファゲー｝Ｔ８
は非導通状態となる。前段すなわち第ｎ段からのキャリ
ー信号Ｃ０を′゛１“″とすれば、第ｎ＋１段の全加算
器の演算結果である和信号０２一１４− は、ＣｎがインバータＧ１０で反転された値、すなわち
“′０”となる。このように百２には、Ｓ３の出力及び
キャリー信号Ｃ，，の排他的論理和か出力される。
接続するトランスファゲー｝Ｔ７は導通状態となり、イ
ンバータＧ９を介して接続するトランスファゲー｝Ｔ８
は非導通状態となる。前段すなわち第ｎ段からのキャリ
ー信号Ｃ０を′゛１“″とすれば、第ｎ＋１段の全加算
器の演算結果である和信号０２一１４− は、ＣｎがインバータＧ１０で反転された値、すなわち
“′０”となる。このように百２には、Ｓ３の出力及び
キャリー信号Ｃ，，の排他的論理和か出力される。
さらに複合ゲー｝Ｇ１２において、第１のＡＮＤゲート
は入力信号Ｃ３及びＣ４を受けて“０′゛を、第２のＡ
ＮＤゲートはＳ３の出力Ｓ３０及び前段からのキャリー
信号Ｃ。を受けて“１ ＋＋を出力する。
は入力信号Ｃ３及びＣ４を受けて“０′゛を、第２のＡ
ＮＤゲートはＳ３の出力Ｓ３０及び前段からのキャリー
信号Ｃ。を受けて“１ ＋＋を出力する。
この２出力を受けて、第１のＮＯＲゲートは負論理のキ
ャリー信号ボ；として“０゛′を出力する。
ャリー信号ボ；として“０゛′を出力する。
すなわち、負論理のキャリー信号で＝は、次式で表わさ
れる。
れる。
Ｃ．＋．＝Ｓ ３ ０＊Ｃ．＋Ｃ ３ ＊Ｃ ４以上の
ように、本実施例の第ｎ＋１段の全加算器も、従来の全
加算器と基本的には同様に動作する。
ように、本実施例の第ｎ＋１段の全加算器も、従来の全
加算器と基本的には同様に動作する。
全体の動作として従来と相違する点は、キャリー信号の
論理が１段毎に反転して出力されることである。
論理が１段毎に反転して出力されることである。
２段以上の２進リップルキャリー全加算器を構或する場
合は、第１図の第ｎ段と第ｎ＋１段の全加算器を一対で
用いればよい。
合は、第１図の第ｎ段と第ｎ＋１段の全加算器を一対で
用いればよい。
以上説明したように本発明による全加算器においては、
キャリー信号の論理を１段毎に反転して出力することに
より、次段へのキャリー信号の生或はゲート１段でなさ
れる。このため、遅延時間も従来の半分になり、高速加
算動作が可能な加算器を構成することができる。更に、
トランスファゲートで一致回路と排他的論理和回路を構
或することにより、本発明の全加算器をＣＭＯＳ回路で
実現すると２６トランジスタで構或することができる。
キャリー信号の論理を１段毎に反転して出力することに
より、次段へのキャリー信号の生或はゲート１段でなさ
れる。このため、遅延時間も従来の半分になり、高速加
算動作が可能な加算器を構成することができる。更に、
トランスファゲートで一致回路と排他的論理和回路を構
或することにより、本発明の全加算器をＣＭＯＳ回路で
実現すると２６トランジスタで構或することができる。
すなわち、従来の全加算器より素子数を低減することが
できる。
できる。
従って、本発明による全加算器は、広い範囲にわたって
活用することができる。
活用することができる。
第１図は、本発明による全加算器の１実施例の構或を示
す回路図である。 第２図は、従来の全加算器の構成を示す回路図である。 （主な参照番号） Ｔ１〜Ｔ８・・・・・・トランスファゲート、０１〜Ｇ
５，０７〜Ｇｌｌ，Ｇ１６・・・・・・インバータ、Ｇ
６・・・・・・ＯＲゲートとＮＡＮＤゲートより或る複
合ゲート、Ｇ１２，Ｇ１５・・・・・・ＡＮＤゲートと
ＮＯＲゲートより戒る複合ゲート、Ｇ１３，ＧＬ４・・
・・・・ＮＯＲゲート、Ｃｌ，Ｃ２・・・・・・第ｎ段
の全加算器に入力される入力信号、一０；π・・・・・
・第ｎ−１段の全加算器の負論理のキャリー信号、０１
・・・・・・第ｎ段の全加算器の演算結果、Ｃ．・・・
・・・第ｎ段の全加算器のキャリー信号、Ｃ３，Ｃ４・
・・・・・第ｎ＋１段の全加算器に入力される入力信号
、０２・・・・・・第ｎ＋１段の全加算器の演算結果、
τ＝・・・・・・第ｎ＋１段の全加算器の負論理のキャ
リー信号、ＣＩＯ・・・・・・インバータＧ１の出力信
号、Ｇ２０・・・・・・インバータＧ２の出力信号、Ｇ
３０・・・・・・インバータＧ３の出力信号、Ｃ１３０
・・・・・・インバータ０１３の出力信号。 一１７一
す回路図である。 第２図は、従来の全加算器の構成を示す回路図である。 （主な参照番号） Ｔ１〜Ｔ８・・・・・・トランスファゲート、０１〜Ｇ
５，０７〜Ｇｌｌ，Ｇ１６・・・・・・インバータ、Ｇ
６・・・・・・ＯＲゲートとＮＡＮＤゲートより或る複
合ゲート、Ｇ１２，Ｇ１５・・・・・・ＡＮＤゲートと
ＮＯＲゲートより戒る複合ゲート、Ｇ１３，ＧＬ４・・
・・・・ＮＯＲゲート、Ｃｌ，Ｃ２・・・・・・第ｎ段
の全加算器に入力される入力信号、一０；π・・・・・
・第ｎ−１段の全加算器の負論理のキャリー信号、０１
・・・・・・第ｎ段の全加算器の演算結果、Ｃ．・・・
・・・第ｎ段の全加算器のキャリー信号、Ｃ３，Ｃ４・
・・・・・第ｎ＋１段の全加算器に入力される入力信号
、０２・・・・・・第ｎ＋１段の全加算器の演算結果、
τ＝・・・・・・第ｎ＋１段の全加算器の負論理のキャ
リー信号、ＣＩＯ・・・・・・インバータＧ１の出力信
号、Ｇ２０・・・・・・インバータＧ２の出力信号、Ｇ
３０・・・・・・インバータＧ３の出力信号、Ｃ１３０
・・・・・・インバータ０１３の出力信号。 一１７一
Claims (2)
- （１）第１及び第２の入力信号を受けて該第１及び第２
の入力信号の排他的論理和を出力する第１のセレクタ回
路と、該第１のセレクタ回路の出力及び前段からのけた
上げ出力であるキャリー信号を受けて、該出力及び該キ
ャリー信号の排他的論理和を和信号として出力する第２
のセレクタ回路と、前記第１及び第２の入力信号、前記
第１のセレクタ回路の出力及び前記前段からのキャリー
信号を受けて次段へのけた上げ出力であるキャリー信号
を出力する第３のセレクタ回路とを備える回路を、該キ
ャリー信号を介して順次接続してなり、下位けたからの
けた上げを考慮して多けたの２進加算を行なう全加算器
において、前記キャリー信号は１段毎に負論理であるこ
とを特徴とする全加算器。 - （２）上記第１及び第２のセレクタ回路はトランスファ
ゲートからなることを特徴とする特許請求の範囲第１項
記載の全加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12213190A JPH0327436A (ja) | 1990-05-11 | 1990-05-11 | 全加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12213190A JPH0327436A (ja) | 1990-05-11 | 1990-05-11 | 全加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0327436A true JPH0327436A (ja) | 1991-02-05 |
Family
ID=14828386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12213190A Pending JPH0327436A (ja) | 1990-05-11 | 1990-05-11 | 全加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0327436A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111614350A (zh) * | 2020-06-30 | 2020-09-01 | 深圳比特微电子科技有限公司 | 全加器、芯片和计算装置 |
-
1990
- 1990-05-11 JP JP12213190A patent/JPH0327436A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111614350A (zh) * | 2020-06-30 | 2020-09-01 | 深圳比特微电子科技有限公司 | 全加器、芯片和计算装置 |
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