JPH0677349A - 半導体パッケージおよびその製造方法 - Google Patents
半導体パッケージおよびその製造方法Info
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- JPH0677349A JPH0677349A JP4228873A JP22887392A JPH0677349A JP H0677349 A JPH0677349 A JP H0677349A JP 4228873 A JP4228873 A JP 4228873A JP 22887392 A JP22887392 A JP 22887392A JP H0677349 A JPH0677349 A JP H0677349A
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
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- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体パッケージおよびその製造
方法に関し、半導体パッケージのスルーホール部に半田
を埋め込むようにして、切断時に銅箔のバリ等の発生を
なくして、実装時のフィレット用半田を少量で済ますこ
とができるようにするとともに、有機基板の所要箇所
に、パターン認識マークを設けることにより、非常に精
度良く自動搭載できるようにすることを目的とする。 【構成】 所要の半導体チップを搭載された有機基板の
周縁立壁部に沿い、電極となる半割れ筒状のスルーホー
ル３を複数個そなえ、これらのスルーホール３に半田４
を埋め込むとともに、有機基板の所要箇所に、自動搭載
時に使用すべきパターン認識マーク５を設けるように構
成する。
方法に関し、半導体パッケージのスルーホール部に半田
を埋め込むようにして、切断時に銅箔のバリ等の発生を
なくして、実装時のフィレット用半田を少量で済ますこ
とができるようにするとともに、有機基板の所要箇所
に、パターン認識マークを設けることにより、非常に精
度良く自動搭載できるようにすることを目的とする。 【構成】 所要の半導体チップを搭載された有機基板の
周縁立壁部に沿い、電極となる半割れ筒状のスルーホー
ル３を複数個そなえ、これらのスルーホール３に半田４
を埋め込むとともに、有機基板の所要箇所に、自動搭載
時に使用すべきパターン認識マーク５を設けるように構
成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体パッケージおよ
びその製造方法に関する。電子機器の薄型・小形化の実
現手段の一つとして、半導体パッケージ自体の薄型化が
進展している。セラミックでパッケージしたＬＣＣ（Ｌ
ｅａｄｌｅｓｓＣｈｉｐ Ｃａｒｒｉｅｒ）と同じ構造
のリードレス半導体パッケージで、ガラスエポキシ樹脂
を使用したＰＣＬＰ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ
ｂｏａｒｄ Ｌｅａｄｌｅｓｓ Ｃｈｉｐ Ｃａｒｒ
ｉｅｒ Ｐａｃｋａｇｅ）がある。このパッケージは薄
型・小形化が図られており、リードピッチが０．５ｍｍ
以下、厚みは１．２ｍｍ以下になっている。
びその製造方法に関する。電子機器の薄型・小形化の実
現手段の一つとして、半導体パッケージ自体の薄型化が
進展している。セラミックでパッケージしたＬＣＣ（Ｌ
ｅａｄｌｅｓｓＣｈｉｐ Ｃａｒｒｉｅｒ）と同じ構造
のリードレス半導体パッケージで、ガラスエポキシ樹脂
を使用したＰＣＬＰ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ
ｂｏａｒｄ Ｌｅａｄｌｅｓｓ Ｃｈｉｐ Ｃａｒｒ
ｉｅｒ Ｐａｃｋａｇｅ）がある。このパッケージは薄
型・小形化が図られており、リードピッチが０．５ｍｍ
以下、厚みは１．２ｍｍ以下になっている。
【０００２】
【従来の技術】図５は従来の半導体パッケージの断面図
および図６は従来の半導体パッケージの平面図である
が、この図５および図６において、１１はベアチップで
あり、このベアチップ１１は半導体チップとして用いら
れるものである。１２はプリント基板であり、このプリ
ント基板１２はその素材としてガラスエポキシ樹脂また
はセラミックが用いられ、ベアチップ１１を搭載して半
導体パッケージを形成する基板である。１３はスルーホ
ールであり、このスルーホール１３は基板１２の周縁立
壁部に沿って半割れ筒状に複数個形成され、電極部にな
っている。
および図６は従来の半導体パッケージの平面図である
が、この図５および図６において、１１はベアチップで
あり、このベアチップ１１は半導体チップとして用いら
れるものである。１２はプリント基板であり、このプリ
ント基板１２はその素材としてガラスエポキシ樹脂また
はセラミックが用いられ、ベアチップ１１を搭載して半
導体パッケージを形成する基板である。１３はスルーホ
ールであり、このスルーホール１３は基板１２の周縁立
壁部に沿って半割れ筒状に複数個形成され、電極部にな
っている。
【０００３】図７は従来の半導体パッケージの電極部拡
大図であるが、この図７において、プリント基板１２の
板厚は０．８ｍｍ、スルーホール径は０．３ｍｍであ
り、スルーホール１３およびスルーホール１３の上部お
よび下部に幅０．３８ｍｍにわたって、銅メッキが施さ
れて、電極部を形成している。また、図５，図６におい
て、１６は枠であり、この枠１６は、ベアチップ１１を
取り囲む形状をしていて、プリント基板１２の上部に搭
載されている。１７はエポキシ樹脂部であり、このエポ
キシ樹脂部１７は、ベアチップ１１の搭載後に、枠１６
の中に流し込まれてベアチップ１１を半導体パッケージ
内に埋め込まれるものである。
大図であるが、この図７において、プリント基板１２の
板厚は０．８ｍｍ、スルーホール径は０．３ｍｍであ
り、スルーホール１３およびスルーホール１３の上部お
よび下部に幅０．３８ｍｍにわたって、銅メッキが施さ
れて、電極部を形成している。また、図５，図６におい
て、１６は枠であり、この枠１６は、ベアチップ１１を
取り囲む形状をしていて、プリント基板１２の上部に搭
載されている。１７はエポキシ樹脂部であり、このエポ
キシ樹脂部１７は、ベアチップ１１の搭載後に、枠１６
の中に流し込まれてベアチップ１１を半導体パッケージ
内に埋め込まれるものである。
【０００４】このような構成により、従来の半導体パッ
ケージを製造する際は、半導体パッケージ用基板上に、
複数個のスルーホール１３を所定の形状（例えば碁盤の
目状）に沿って穴開けするとともに、ベアチップ１１を
搭載する。ベアチップ１１を搭載後、ベアチップ１１の
耐湿性を保護し、接続したワイヤを機械的な外力から保
護することを目的として、枠１６の中にエポキシ樹脂を
ポッティングする。さらにベアチップ搭載基板のスルー
ホール１３の中心に沿い、定まった寸法で４辺を切断す
る。こうして、図５および図６に示したような半導体パ
ッケージが完成する。なお、半導体パッケージのうち、
プリント基板１２にガラスエポキシ樹脂を用い、パッケ
ージ厚を１．２ｍｍ以下とした半導体パッケージをＰＣ
ＬＰと称している。
ケージを製造する際は、半導体パッケージ用基板上に、
複数個のスルーホール１３を所定の形状（例えば碁盤の
目状）に沿って穴開けするとともに、ベアチップ１１を
搭載する。ベアチップ１１を搭載後、ベアチップ１１の
耐湿性を保護し、接続したワイヤを機械的な外力から保
護することを目的として、枠１６の中にエポキシ樹脂を
ポッティングする。さらにベアチップ搭載基板のスルー
ホール１３の中心に沿い、定まった寸法で４辺を切断す
る。こうして、図５および図６に示したような半導体パ
ッケージが完成する。なお、半導体パッケージのうち、
プリント基板１２にガラスエポキシ樹脂を用い、パッケ
ージ厚を１．２ｍｍ以下とした半導体パッケージをＰＣ
ＬＰと称している。
【０００５】そして、完成した半導体パッケージは、親
プリント基板に自動搭載され、リフロー半田付けされ
る。図８は従来の半導体パッケージの製造方法を説明す
るためのフローチャートである。この図８に示すよう
に、まずステップａ１でプリント基板１２の主に電極部
のパターンニングを行なう。ついでステップａ２で、ス
ルーホール１３の孔開け、メッキなどを行ない、更にス
テップａ３で電極部のメッキを行なう。
プリント基板に自動搭載され、リフロー半田付けされ
る。図８は従来の半導体パッケージの製造方法を説明す
るためのフローチャートである。この図８に示すよう
に、まずステップａ１でプリント基板１２の主に電極部
のパターンニングを行なう。ついでステップａ２で、ス
ルーホール１３の孔開け、メッキなどを行ない、更にス
テップａ３で電極部のメッキを行なう。
【０００６】そして、ステップａ４でプリント基板１２
にベアチップ１１をのせ（ダイボンディング）、更にス
テップａ５で、ベアチップ１１と電極部とにワイヤを取
り付け（ワイヤボンデイング）したあと、ステップａ６
で、プリント基板１２上に枠１６を取り付けるととも
に、枠１６の中にエポキシ樹脂を流し込む（ポッティン
グ）。
にベアチップ１１をのせ（ダイボンディング）、更にス
テップａ５で、ベアチップ１１と電極部とにワイヤを取
り付け（ワイヤボンデイング）したあと、ステップａ６
で、プリント基板１２上に枠１６を取り付けるととも
に、枠１６の中にエポキシ樹脂を流し込む（ポッティン
グ）。
【０００７】その後は、ステップａ７で、プリント基板
１２のスルーホール１３の中心に沿い、定まった寸法で
４辺を切断する。これにより、半導体パッケージが完成
する（ステップａ８）。一方、親プリント基板において
は、ステップａ１０で半田をスクリーン印刷する。そし
て、ステップａ１１で上記の完成した半導体パッケージ
を自動搭載し、最後に、ステップａ１２で、熱を加えて
（リフロー）、半田付けを行ない、完成する。
１２のスルーホール１３の中心に沿い、定まった寸法で
４辺を切断する。これにより、半導体パッケージが完成
する（ステップａ８）。一方、親プリント基板において
は、ステップａ１０で半田をスクリーン印刷する。そし
て、ステップａ１１で上記の完成した半導体パッケージ
を自動搭載し、最後に、ステップａ１２で、熱を加えて
（リフロー）、半田付けを行ない、完成する。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体パッケージにおいては、主にＰＣＬＰ
について、スルーホールの中心に沿って、半導体パッケ
ージを切断する際、スルーホール部の銅箔にダメージを
与え、銅箔が剥離したり、変形したりするという課題が
ある。また、基板として用いているガラスエポキシ樹脂
は、切断時において、特にバリや剥離が発生しやすい。
このため、機器の実装に際しては、パッケージ寸法精度
が悪く（寸法±０．１ｍｍ）、自動搭載が難しくなる。
うな従来の半導体パッケージにおいては、主にＰＣＬＰ
について、スルーホールの中心に沿って、半導体パッケ
ージを切断する際、スルーホール部の銅箔にダメージを
与え、銅箔が剥離したり、変形したりするという課題が
ある。また、基板として用いているガラスエポキシ樹脂
は、切断時において、特にバリや剥離が発生しやすい。
このため、機器の実装に際しては、パッケージ寸法精度
が悪く（寸法±０．１ｍｍ）、自動搭載が難しくなる。
【０００９】また、ＬＣＣおよびＰＣＬＰの両方につい
て、リフロー半田付けを行なうに際しては、スルーホー
ル部に半田が吸い込まれ、これによりフィレットを形成
するためには、大量の半田（０．０３８ｍｍ3 以上）を
供給する必要がある。さらに、銅箔の剥離によってパタ
ーン間隔が縮小したり、銅箔のバリが生じたりした場合
は、半田のブリッジ、半田ボールが生じるという課題が
ある。
て、リフロー半田付けを行なうに際しては、スルーホー
ル部に半田が吸い込まれ、これによりフィレットを形成
するためには、大量の半田（０．０３８ｍｍ3 以上）を
供給する必要がある。さらに、銅箔の剥離によってパタ
ーン間隔が縮小したり、銅箔のバリが生じたりした場合
は、半田のブリッジ、半田ボールが生じるという課題が
ある。
【００１０】本発明は、このような課題に鑑み創案され
たもので、半導体パッケージのスルーホール部に半田を
埋め込むようにして、切断時に銅箔のバリ等の発生をな
くして、実装時のフィレット用半田を少量で済ますこと
ができるようにするとともに、有機基板の所要箇所に、
パターン認識マークを設けることにより、非常に精度良
く自動搭載できるようにした、半導体パッケージおよび
その製造方法を提供することを目的とする。
たもので、半導体パッケージのスルーホール部に半田を
埋め込むようにして、切断時に銅箔のバリ等の発生をな
くして、実装時のフィレット用半田を少量で済ますこと
ができるようにするとともに、有機基板の所要箇所に、
パターン認識マークを設けることにより、非常に精度良
く自動搭載できるようにした、半導体パッケージおよび
その製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】図１は本発明の原理説明
図であるが、この図１において、２は基板であり、この
基板２は所要の半導体チップを搭載するものである。３
はスルーホールであり、このスルーホール３は、基板２
の周縁立壁部に沿い、半割れ筒状に複数個形成され、電
極となるものである。４は半田であり、この半田４はこ
れらのスルーホール３に埋め込まれているものである。
５はパターン認識マークであり、このパターン認識マー
ク５は基板が有機基板である場合にこの基板の所要箇所
に設けられて、自動搭載時に使用されるべきものであ
る。
図であるが、この図１において、２は基板であり、この
基板２は所要の半導体チップを搭載するものである。３
はスルーホールであり、このスルーホール３は、基板２
の周縁立壁部に沿い、半割れ筒状に複数個形成され、電
極となるものである。４は半田であり、この半田４はこ
れらのスルーホール３に埋め込まれているものである。
５はパターン認識マークであり、このパターン認識マー
ク５は基板が有機基板である場合にこの基板の所要箇所
に設けられて、自動搭載時に使用されるべきものであ
る。
【００１２】
【作用】上述の本発明では、半導体パッケージを製造す
るに際して、半導体パッケージ用基板上の半導体チップ
搭載場所を取り囲むような所定の形状に沿って、半導体
パッケージのための電極となるスルーホール３を複数個
穴開けし、これらのスルーホール３の中心に沿い切断し
て、半導体パッケージ用基板を該所定の形状に切断する
ことが行なわれるが、上記の各スルーホール３の中心に
沿い切断する工程の前に、上記の各スルーホール３に半
田４を埋め込んでおく。
るに際して、半導体パッケージ用基板上の半導体チップ
搭載場所を取り囲むような所定の形状に沿って、半導体
パッケージのための電極となるスルーホール３を複数個
穴開けし、これらのスルーホール３の中心に沿い切断し
て、半導体パッケージ用基板を該所定の形状に切断する
ことが行なわれるが、上記の各スルーホール３の中心に
沿い切断する工程の前に、上記の各スルーホール３に半
田４を埋め込んでおく。
【００１３】なお、実際は、半導体パッケージ用基板を
所定形状に切断する前に、半導体チップを搭載してお
く。そして、半導体チップを搭載された半導体パッケー
ジ用基板を所定形状に切断したあとは、これがプリント
基板の所要位置に自動搭載されるが、このとき、基板の
所要箇所に設けられたパターン認識マーク５を参照しな
がら自動搭載される。
所定形状に切断する前に、半導体チップを搭載してお
く。そして、半導体チップを搭載された半導体パッケー
ジ用基板を所定形状に切断したあとは、これがプリント
基板の所要位置に自動搭載されるが、このとき、基板の
所要箇所に設けられたパターン認識マーク５を参照しな
がら自動搭載される。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図２は本発明の一実施例としての半導体パッケー
ジを示す平面図であるが、この図２に示すように、本半
導体パッケージは、半導体チップ（ベアチップ）を搭載
したガラスエポキシ樹脂製のプリント基板１２をそなえ
ており、このプリント基板１２の周縁立壁部には、電極
部となる半割れ筒状のスルーホール１３が複数個形成さ
れている。そして、図２，図３に示すように、これらの
スルーホール１３のすべてに半田１４が埋め込まれてい
る。なお、スルーホール１３の寸法、電極の幅、基板１
２の板厚は従来と同様である。
する。図２は本発明の一実施例としての半導体パッケー
ジを示す平面図であるが、この図２に示すように、本半
導体パッケージは、半導体チップ（ベアチップ）を搭載
したガラスエポキシ樹脂製のプリント基板１２をそなえ
ており、このプリント基板１２の周縁立壁部には、電極
部となる半割れ筒状のスルーホール１３が複数個形成さ
れている。そして、図２，図３に示すように、これらの
スルーホール１３のすべてに半田１４が埋め込まれてい
る。なお、スルーホール１３の寸法、電極の幅、基板１
２の板厚は従来と同様である。
【００１５】また、プリント基板１２に搭載されたベア
チップを取り囲むように枠１６が設けられており、更に
ベアチップの搭載後に枠１６の中にエポキシ樹脂を流し
込んでベアチップを半導体パッケージ内に埋め込むよう
にしている。これにより、ベアチップはエポキシ樹脂部
１７内に埋設されていることになる。さらに、プリント
基板１２における対角隅部には、それぞれ自動搭載時に
使用すべきパターン認識マーク１５が設けられている。
チップを取り囲むように枠１６が設けられており、更に
ベアチップの搭載後に枠１６の中にエポキシ樹脂を流し
込んでベアチップを半導体パッケージ内に埋め込むよう
にしている。これにより、ベアチップはエポキシ樹脂部
１７内に埋設されていることになる。さらに、プリント
基板１２における対角隅部には、それぞれ自動搭載時に
使用すべきパターン認識マーク１５が設けられている。
【００１６】ところで、このような構成の半導体パッケ
ージを製造する際の要領を示すと、図４のようになる
が、以下この図４を用いて、半導体パッケージの製造要
領を説明する。まず、ステップＳ１で、プリント基板１
２のパターンニングを行なう。このとき電極部およびパ
ターン認識マーク１５のパターンニングも行なう。次
に、ステップＳ２で、スルーホール１３の孔開け、メッ
キ等を行なう。そして、ステップＳ３で電極部のメッキ
を行ない、ステップＳ４で、枠１６を取り付ける。さら
に、ステップＳ５でプリント基板１２のフロー半田付け
を行ない、スルーホール１３に半田１４が埋め込まれ
る。このフローはんだ付けは窒素雰囲気フロー装置がよ
い。
ージを製造する際の要領を示すと、図４のようになる
が、以下この図４を用いて、半導体パッケージの製造要
領を説明する。まず、ステップＳ１で、プリント基板１
２のパターンニングを行なう。このとき電極部およびパ
ターン認識マーク１５のパターンニングも行なう。次
に、ステップＳ２で、スルーホール１３の孔開け、メッ
キ等を行なう。そして、ステップＳ３で電極部のメッキ
を行ない、ステップＳ４で、枠１６を取り付ける。さら
に、ステップＳ５でプリント基板１２のフロー半田付け
を行ない、スルーホール１３に半田１４が埋め込まれ
る。このフローはんだ付けは窒素雰囲気フロー装置がよ
い。
【００１７】以後、従来と同じ工程でベアチップ１１を
ステップＳ６でダイボンディングし，ステップＳ７でワ
イヤボンディングし、ステップＳ８でエポキシ樹脂でポ
ッティングする。なお、ステップＳ４で、枠１６を取り
付けたが、ステップＳ７とステップＳ８の間で枠１６の
取り付けを行なってもよい。次に、ステップＳ９で、ソ
ー切断機によって、寸法精度は従来と同程度で、プリン
ト基板１２のスルーホール１３の中心に沿い、所要の外
形寸法に切断する。これにより半導体パッケージが完成
する（ステップＳ１０）。
ステップＳ６でダイボンディングし，ステップＳ７でワ
イヤボンディングし、ステップＳ８でエポキシ樹脂でポ
ッティングする。なお、ステップＳ４で、枠１６を取り
付けたが、ステップＳ７とステップＳ８の間で枠１６の
取り付けを行なってもよい。次に、ステップＳ９で、ソ
ー切断機によって、寸法精度は従来と同程度で、プリン
ト基板１２のスルーホール１３の中心に沿い、所要の外
形寸法に切断する。これにより半導体パッケージが完成
する（ステップＳ１０）。
【００１８】一方、親プリント基板においては、ステッ
プＳ１１で、半田をスクリーン印刷する。このとき半田
量が０．００９〜０．０１５ｍｍ3 となるように、マス
ク寸法を設定する。そして、ステップＳ１２で、半導体
パッケージを親プリント基板に搭載する。このとき、Ｐ
ＣＬＰのパターン認識マーク１５と親プリント基板のパ
ターン認識マークを読み取りながら自動搭載する。その
後は、ステップＳ１３でリフロー法による半田付けを行
ない、フィレットを形成する。リフロー炉は窒素雰囲気
で実施する。
プＳ１１で、半田をスクリーン印刷する。このとき半田
量が０．００９〜０．０１５ｍｍ3 となるように、マス
ク寸法を設定する。そして、ステップＳ１２で、半導体
パッケージを親プリント基板に搭載する。このとき、Ｐ
ＣＬＰのパターン認識マーク１５と親プリント基板のパ
ターン認識マークを読み取りながら自動搭載する。その
後は、ステップＳ１３でリフロー法による半田付けを行
ない、フィレットを形成する。リフロー炉は窒素雰囲気
で実施する。
【００１９】以上のように、ＰＣＬＰのスルーホール１
３にあらかじめ半田１４を埋め込んでおくことによっ
て、スルーホール１３の中心に沿って切断する際に、ス
ルーホール部の銅箔のバリ、剥離、曲がりが発生しな
い。また、機器への実装において、パターン認識マーク
１５を備えることによって、パッケージ寸法を正確に認
識でき、正確な自動搭載を実現できる。
３にあらかじめ半田１４を埋め込んでおくことによっ
て、スルーホール１３の中心に沿って切断する際に、ス
ルーホール部の銅箔のバリ、剥離、曲がりが発生しな
い。また、機器への実装において、パターン認識マーク
１５を備えることによって、パッケージ寸法を正確に認
識でき、正確な自動搭載を実現できる。
【００２０】なお、ガラスエポキシ樹脂を使用したＰＣ
ＬＰのほかに、セラミックでパッケージしたＬＣＣにつ
いて、スルーホールにあらかじめ半田を埋め込んでおく
ことも可能で、このようにすれば、ＬＣＣおよびＰＣＬ
Ｐ両方において、リフローはんだ付け時に半田がスルー
ホールに吸い込まれることがなく、フィレットを形成す
るために必要な半田の量は、従来、０．０３８ｍｍ3 以
上必要であったの対し、ごく少量（０．００９〜０．０
１５ｍｍ3 ）でよい。さらにブリッジ・半田ボールの発
生もない。
ＬＰのほかに、セラミックでパッケージしたＬＣＣにつ
いて、スルーホールにあらかじめ半田を埋め込んでおく
ことも可能で、このようにすれば、ＬＣＣおよびＰＣＬ
Ｐ両方において、リフローはんだ付け時に半田がスルー
ホールに吸い込まれることがなく、フィレットを形成す
るために必要な半田の量は、従来、０．０３８ｍｍ3 以
上必要であったの対し、ごく少量（０．００９〜０．０
１５ｍｍ3 ）でよい。さらにブリッジ・半田ボールの発
生もない。
【００２１】
【発明の効果】以上詳述したように、本発明によれば、
スルーホール部に半田が埋め込まれているため、銅メッ
キ箔のバリ等が切断時に発生しなくなり、実装時のフィ
レット用半田が少量で良くなるという利点がある。ま
た、有機基板の所要箇所にパターン認識マークが設けら
れているため、非常に精度良く自動搭載できるという利
点がある。
スルーホール部に半田が埋め込まれているため、銅メッ
キ箔のバリ等が切断時に発生しなくなり、実装時のフィ
レット用半田が少量で良くなるという利点がある。ま
た、有機基板の所要箇所にパターン認識マークが設けら
れているため、非常に精度良く自動搭載できるという利
点がある。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例としての半導体パッケージの
平面図である。
平面図である。
【図３】本発明の一実施例の電極部の拡大図である。
【図４】本発明の一実施例における半導体パッケージの
製造方法を説明するためのフローチャートである。
製造方法を説明するためのフローチャートである。
【図５】従来の半導体パッケージの断面図である。
【図６】従来の半導体パッケージの平面図である。
【図７】従来の半導体パッケージの電極部の拡大図であ
る。
る。
【図８】従来の半導体パッケージの製造方法を説明する
ためのフローチャートである。
ためのフローチャートである。
２ 基板 ３，１３ スルーホール ４，１４ 半田 ５，１５ パターン認識マーク １１ ベアチップ １２ プリント基板 １６ 枠 １７ エポキシ樹脂部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｋ 3/40 Ｄ 7511−4Ｅ (72)発明者 菊地 広実 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (3)
- 【請求項１】 所要の半導体チップを搭載された基板
（２）の周縁立壁部に沿い、電極となる半割れ筒状のス
ルーホール（３）を複数個そなえ、これらのスルーホー
ル（３）に半田（４）が埋め込まれていることを特徴と
する、半導体パッケージ。 - 【請求項２】 所要の半導体チップを搭載された有機基
板の周縁立壁部に沿い、電極となる半割れ筒状のスルー
ホール（３）を複数個そなえ、これらのスルーホール
（３）に半田（４）が埋め込まれるとともに、 該有機基板の所要箇所に、自動搭載時に使用すべきパタ
ーン認識マーク（５）が設けられていることを特徴とす
る、半導体パッケージ。 - 【請求項３】 半導体パッケージ用基板上の半導体チッ
プ搭載場所を取り囲むような所定の形状に沿って、該半
導体パッケージのための電極となるスルーホール（３）
を複数個穴開けし、これらのスルーホール（３）の中心
に沿い切断して、該半導体パッケージ用基板を該所定の
形状に切断する際に、 上記の各スルーホール（３）の中心に沿い切断する工程
の前に、上記の各スルーホール（３）に半田（４）を埋
め込んでおくことを特徴とする、半導体パッケージの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4228873A JPH0677349A (ja) | 1992-08-27 | 1992-08-27 | 半導体パッケージおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4228873A JPH0677349A (ja) | 1992-08-27 | 1992-08-27 | 半導体パッケージおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677349A true JPH0677349A (ja) | 1994-03-18 |
Family
ID=16883206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4228873A Withdrawn JPH0677349A (ja) | 1992-08-27 | 1992-08-27 | 半導体パッケージおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677349A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010065254A (ko) * | 1999-12-29 | 2001-07-11 | 마이클 디. 오브라이언 | 반도체 패키지 제조용 부재 |
-
1992
- 1992-08-27 JP JP4228873A patent/JPH0677349A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010065254A (ko) * | 1999-12-29 | 2001-07-11 | 마이클 디. 오브라이언 | 반도체 패키지 제조용 부재 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |