JPH0444359A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0444359A JPH0444359A JP15377490A JP15377490A JPH0444359A JP H0444359 A JPH0444359 A JP H0444359A JP 15377490 A JP15377490 A JP 15377490A JP 15377490 A JP15377490 A JP 15377490A JP H0444359 A JPH0444359 A JP H0444359A
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- wiring
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- capacitance
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- hole
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- 238000009792 diffusion process Methods 0.000 abstract description 10
- 239000010410 layer Substances 0.000 description 98
- 238000000034 method Methods 0.000 description 6
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にマスタースライス
方式の半導体集積回路に関する。
方式の半導体集積回路に関する。
従来の半導体集積回路は、機能ブロックの端子が、配線
層中の最下層の端子、すなわち第１層Ａｆｆｌ配線層を
もっていた。最下層の配線層に機能ブロックの端子をも
たせることは、最下層と、上層の配線層を使用して自由
自在に配線を引きまわせることができる。ただ配線抵抗
やコンタクト抵抗７スルーホール抵抗、配線容量等の考
慮がされない。
層中の最下層の端子、すなわち第１層Ａｆｆｌ配線層を
もっていた。最下層の配線層に機能ブロックの端子をも
たせることは、最下層と、上層の配線層を使用して自由
自在に配線を引きまわせることができる。ただ配線抵抗
やコンタクト抵抗７スルーホール抵抗、配線容量等の考
慮がされない。
しかし、論理回路の大規模化や高速１ヒに伴ない、動作
クロックの超高速対応か求められ、クロック・スキュー
が大きな問題となる。
クロックの超高速対応か求められ、クロック・スキュー
が大きな問題となる。
スキューは、配線抵抗、容量、又コンタクト抵抗、スル
ーホール抵抗等により変化するため、これらの値を極力
小さな値になるよう配線系の配線をする必要がある。こ
の課眩を半導体のプロセスから来る制約すなわち各製造
工程における凹凸が残り、平坦化がむずかしく、平坦性
は各製造工程のはじめの方が平坦性がある。従って最下
層の配線が一番配線幅が狭くでき厚さも一番薄い上層の
配線はど幅は広く、厚さも厚くなる。単位面積当りの配
線容量も最下層が大きく、上層はど小さくなる。このよ
うな条件を、配線層を自動的に引きまわすＣＡＤツール
に対応しやすいように機能ブロックの端子データを最下
層より最上層にもってゆくことにより解決する。
ーホール抵抗等により変化するため、これらの値を極力
小さな値になるよう配線系の配線をする必要がある。こ
の課眩を半導体のプロセスから来る制約すなわち各製造
工程における凹凸が残り、平坦化がむずかしく、平坦性
は各製造工程のはじめの方が平坦性がある。従って最下
層の配線が一番配線幅が狭くでき厚さも一番薄い上層の
配線はど幅は広く、厚さも厚くなる。単位面積当りの配
線容量も最下層が大きく、上層はど小さくなる。このよ
うな条件を、配線層を自動的に引きまわすＣＡＤツール
に対応しやすいように機能ブロックの端子データを最下
層より最上層にもってゆくことにより解決する。
上述した従来の半導体集積回路は、機能ブロックの端子
データが配線層中の最下層となっていた。論理回路の大
規模化、高速化に伴い、チップサイズは大型化し、また
配線層は３層配線等の多層化、微細化が進んでいる。従
って、機能ブロック間を接続する配線を信号が伝播する
遅延時間が大きくなって、高速設計を必要とする回路に
おいて設計余裕の少ない回路となるという問題点がある
。
データが配線層中の最下層となっていた。論理回路の大
規模化、高速化に伴い、チップサイズは大型化し、また
配線層は３層配線等の多層化、微細化が進んでいる。従
って、機能ブロック間を接続する配線を信号が伝播する
遅延時間が大きくなって、高速設計を必要とする回路に
おいて設計余裕の少ない回路となるという問題点がある
。
第２図（ａ）、（ｂ）は従来の半導体集積回路の問題点
を説明するためのブロック図である。
を説明するためのブロック図である。
第２図（ａ）に示すように、クロック・スキューの原因
はクロックドライブΦ１．Φ２により分岐したクロック
信号が、それぞれにつながる負荷の差と配線のＲＣ時定
数の差である。クロックスキューの最大は、Φｌのクロ
ックドライバーに最も近いゲートとΦ２のクロックドラ
イバーに最も遠いゲートへのクロック信号遅延の差であ
る。
はクロックドライブΦ１．Φ２により分岐したクロック
信号が、それぞれにつながる負荷の差と配線のＲＣ時定
数の差である。クロックスキューの最大は、Φｌのクロ
ックドライバーに最も近いゲートとΦ２のクロックドラ
イバーに最も遠いゲートへのクロック信号遅延の差であ
る。
この遅延差は第２図（ｂ）に示すように、配線総抵抗Ｒ
Ｔと総容量Ｃ工による時定数の約０．７倍で現わされる
。
Ｔと総容量Ｃ工による時定数の約０．７倍で現わされる
。
ここで、多層配線における配線抵抗と配線容量について
述べる。多層配線の最下層の配線は、拡散工程を終えた
次に来る工程であり、表面はプロセス上平坦化か進んで
いる。ここで、拡散と配線との接続を行なうコンタクト
孔をあけたり、コンタクト孔に配線をかぶせたりして配
線を引きまわすが、プロセス上相当配線幅を狭くする。
述べる。多層配線の最下層の配線は、拡散工程を終えた
次に来る工程であり、表面はプロセス上平坦化か進んで
いる。ここで、拡散と配線との接続を行なうコンタクト
孔をあけたり、コンタクト孔に配線をかぶせたりして配
線を引きまわすが、プロセス上相当配線幅を狭くする。
例えば、１．０μｍぐらいまで可能である。ただ、配線
の厚みは、１層配線品であれば１．０μｍぐらいが一般
に使用されるが、０６μｍぐらいの厚さにおさえる必要
がある。これは、第２層、第３層と上層になるほど平坦
化がむずかしくなるからである。第２層の配線の厚さが
０．８μｍで、第３層の配線の厚さが１，０μｍという
使用例もある。従って、最上層の配線が一番低抵抗であ
り、最下層が一番高抵抗となる。
の厚みは、１層配線品であれば１．０μｍぐらいが一般
に使用されるが、０６μｍぐらいの厚さにおさえる必要
がある。これは、第２層、第３層と上層になるほど平坦
化がむずかしくなるからである。第２層の配線の厚さが
０．８μｍで、第３層の配線の厚さが１，０μｍという
使用例もある。従って、最上層の配線が一番低抵抗であ
り、最下層が一番高抵抗となる。
次に、配線容量について述べると、配線層間の眉間絶縁
膜をはさんで、配線層間に静電容量Ｃを生ずる。最下層
Ａρ配線と拡散層との間にＣＤＩ最下層Ａｆｆｌ配線と
中層Ａρ配線との間にＣ１２、中層Ａ！２配線と最上層
Ａ！２配線との間にＣ２３の各静電容量を生する。従っ
て最上層Ａｆ配線の容量Ｃ３は１ ／ Ｃ３” １ ／
Ｃｏ １＋ １ ／” Ｃ１□＋１／Ｃ２３となり一
番小さく、最下層Ａρ配線の容量Ｃ１は一番大きな値と
なる。
膜をはさんで、配線層間に静電容量Ｃを生ずる。最下層
Ａρ配線と拡散層との間にＣＤＩ最下層Ａｆｆｌ配線と
中層Ａρ配線との間にＣ１２、中層Ａ！２配線と最上層
Ａ！２配線との間にＣ２３の各静電容量を生する。従っ
て最上層Ａｆ配線の容量Ｃ３は１ ／ Ｃ３” １ ／
Ｃｏ １＋ １ ／” Ｃ１□＋１／Ｃ２３となり一
番小さく、最下層Ａρ配線の容量Ｃ１は一番大きな値と
なる。
今、クロック配線長を２０ｍｍ、最下層Ａ（配線の抵抗
を４０Ω／ ｍｍ、中層Ａ！２配線の抵抗を３０Ω／′
ｍｍ、７％上層Ａρ配線の抵抗を２０Ω／ｍｍ−Ａ下層
Ａ７配線の容量を０ 、２１ ｐ Ｆ、／ｌｌ１ｍ、中
層Ａｆ２配線の容量を０．１３ｐＦ／問、最上層Ａ℃配
線の容量を０．０９ｐＦ／ｍｍ、ゲート電極の容量を０
．１ｐＦ／個として次段グー１−数を１００個均等に並
んでいるとすると、最下層Ａρ配線時にはＲＴＩＸ ２
０ｍｍ＝８００Ω、ＣＴｌ＝０．２１ｐ Ｆ ／ ｎｕ
ｎ Ｘ ２０ ｍｍ ＋ ０ 、１ ｐ Ｆ ／個×１
００個１４．２ｐＦとなるのてクロック・スキューの最
大は約８ｎｓにもなる。従って、大規模なＬＳＩ設計に
おけるクロ・７・り配分には注意か必要となる。
を４０Ω／ ｍｍ、中層Ａ！２配線の抵抗を３０Ω／′
ｍｍ、７％上層Ａρ配線の抵抗を２０Ω／ｍｍ−Ａ下層
Ａ７配線の容量を０ 、２１ ｐ Ｆ、／ｌｌ１ｍ、中
層Ａｆ２配線の容量を０．１３ｐＦ／問、最上層Ａ℃配
線の容量を０．０９ｐＦ／ｍｍ、ゲート電極の容量を０
．１ｐＦ／個として次段グー１−数を１００個均等に並
んでいるとすると、最下層Ａρ配線時にはＲＴＩＸ ２
０ｍｍ＝８００Ω、ＣＴｌ＝０．２１ｐ Ｆ ／ ｎｕ
ｎ Ｘ ２０ ｍｍ ＋ ０ 、１ ｐ Ｆ ／個×１
００個１４．２ｐＦとなるのてクロック・スキューの最
大は約８ｎｓにもなる。従って、大規模なＬＳＩ設計に
おけるクロ・７・り配分には注意か必要となる。
ここで、最上層Ａｇ配線を設けたときにはＲＴ。
２０Ω／ ｍｍ ＞、２０ｍｍ＝４００Ω、（：ｔｑ−
０，０９−ρＦ ／ ｔｎｒｎ＼２０ｔＢｒａ＋０．１
ｐＦ／個＼１００個＝１１ ８ｐＦとなるので、クロッ
ク スキューは最大的３．３ｎｓに押えられ、最下層Ａ
β配線に比べて、クロック スキューは半分以下に押え
られる。
０，０９−ρＦ ／ ｔｎｒｎ＼２０ｔＢｒａ＋０．１
ｐＦ／個＼１００個＝１１ ８ｐＦとなるので、クロッ
ク スキューは最大的３．３ｎｓに押えられ、最下層Ａ
β配線に比べて、クロック スキューは半分以下に押え
られる。
このように配線による遅延を極力小さくする必要があり
、そのため、低抵抗な配線、低容量な配線を設ける必要
がある。実際には、最上層に配線を設けることがよいが
、機能ブロフクの端子データが配線層中の最下層である
と、一般に配線のＣＡＤツールは、端子データのある最
下層で優先的に配線しようとして、配線が引ききれない
とその上の層を使って配線を実施しようとする。従って
、クロック系の配線については最上層の配線で引き囲わ
せるように、はじめより機能ブロックの端子データを最
上層の配線データをもたせるのがよい。
、そのため、低抵抗な配線、低容量な配線を設ける必要
がある。実際には、最上層に配線を設けることがよいが
、機能ブロフクの端子データが配線層中の最下層である
と、一般に配線のＣＡＤツールは、端子データのある最
下層で優先的に配線しようとして、配線が引ききれない
とその上の層を使って配線を実施しようとする。従って
、クロック系の配線については最上層の配線で引き囲わ
せるように、はじめより機能ブロックの端子データを最
上層の配線データをもたせるのがよい。
本発明の半導体集積回路は、複数の層に設けた配線層の
最上層の配線に接続して設けた機能ブロックの端子を有
する。
最上層の配線に接続して設けた機能ブロックの端子を有
する。
次に、本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）は本発明の一実施例を示す平面図
及び部分断面拡大図である。
及び部分断面拡大図である。
第１図（ａ）、（ｂ）に示すように、実施例はＣＭＯ３
構成のインバータ回路の例を示し、Ｐ＋型拡散層１とＮ
＋型型数散層２多結晶シリコン層からなるゲート電極３
を有して構成したＣＭＯＳトランジスタ及びＶＤＤ配線
４、ＧＮＤ配線５を使用してインバータ回路を構成する
。最下層ＡＡ配線６、最上層Ａρ配線８、ゲート電極３
上に設けたゲート電′Ｉｇｉ！３と最下層ＡＪ配線６と
の間のスルーホール１０ａ、最下層Ａρ配線６と中層Ａ
ρ配線７との間のスルーホール１０ｂ、中層Ａｆｆｌ配
線７と最上層Ａ１配！８との開のスルーホール１０Ｃを
兼ねた兼ね合せコンタクト部１０及び最上層Ａｆｆｌ配
線８に接続した入力端子１２、最下層Ａｆ配線６に接続
した出力端子１３を有して機能ブロックが構成されてい
る。
構成のインバータ回路の例を示し、Ｐ＋型拡散層１とＮ
＋型型数散層２多結晶シリコン層からなるゲート電極３
を有して構成したＣＭＯＳトランジスタ及びＶＤＤ配線
４、ＧＮＤ配線５を使用してインバータ回路を構成する
。最下層ＡＡ配線６、最上層Ａρ配線８、ゲート電極３
上に設けたゲート電′Ｉｇｉ！３と最下層ＡＪ配線６と
の間のスルーホール１０ａ、最下層Ａρ配線６と中層Ａ
ρ配線７との間のスルーホール１０ｂ、中層Ａｆｆｌ配
線７と最上層Ａ１配！８との開のスルーホール１０Ｃを
兼ねた兼ね合せコンタクト部１０及び最上層Ａｆｆｌ配
線８に接続した入力端子１２、最下層Ａｆ配線６に接続
した出力端子１３を有して機能ブロックが構成されてい
る。
兼ね合わせコンタクト部１０は、コンタクトの埋め込み
技術や、平坦化技術など半導体プロセスの進歩により実
現するものであり、兼ね合わせコンタクト部１０を使用
できない場合には、コンタクト、各スルーホールが重な
らないように徐々に上層まで配線を上げていく必要があ
るが、端子の近くに多くの配線層が密集して配線の制約
が多くなり、ＣＡＤツールによる自動配線には不利とな
る。また、密集の具合によっては未配線を生ずることも
ある。
技術や、平坦化技術など半導体プロセスの進歩により実
現するものであり、兼ね合わせコンタクト部１０を使用
できない場合には、コンタクト、各スルーホールが重な
らないように徐々に上層まで配線を上げていく必要があ
るが、端子の近くに多くの配線層が密集して配線の制約
が多くなり、ＣＡＤツールによる自動配線には不利とな
る。また、密集の具合によっては未配線を生ずることも
ある。
第１図（ｂ）に示すように、兼ね合わせコンタクト部１
０の断面がゲート電極３の上に垂直に積重ねて設けたス
ルーホール１０ａ、１０ｂ、１０Ｃから構成されている
場合には端子付近での配線の密集を防ぎ、ＣＡＤツール
による自動配線に適する。
０の断面がゲート電極３の上に垂直に積重ねて設けたス
ルーホール１０ａ、１０ｂ、１０Ｃから構成されている
場合には端子付近での配線の密集を防ぎ、ＣＡＤツール
による自動配線に適する。
ここで、多層配線における配線抵抗と配線容量について
述べる。多層配線の最下層の配線は、拡散工程を終えた
次に来る工程であり表面はプロセス平坦化が進んでいる
。ここで、拡散と配線との接続を行なうコンタクトホー
ルをあけたり、コンタクトホールに配線をかぶせたりし
て配線を弓きまわすが、プロセス上相当配線幅を狭くす
る必要があり、例えば１．０μｍぐらいまで可能である
。ただ配線の厚みは、１層配線品であれば１．０μｍぐ
らいが一般に使用されるが、０．６μｍぐらいの厚さに
おさえる必要がある。これは第２層、第３層と上層にゆ
くほど平坦化がむずかしくなるからである。第２層の配
線の厚さが０．８μｍ、第３層の配線の厚さが１．０μ
ｍという使用例もある。従って、最上層の配線が一番低
抵抗であり最下層が一番高抵抗となる。
述べる。多層配線の最下層の配線は、拡散工程を終えた
次に来る工程であり表面はプロセス平坦化が進んでいる
。ここで、拡散と配線との接続を行なうコンタクトホー
ルをあけたり、コンタクトホールに配線をかぶせたりし
て配線を弓きまわすが、プロセス上相当配線幅を狭くす
る必要があり、例えば１．０μｍぐらいまで可能である
。ただ配線の厚みは、１層配線品であれば１．０μｍぐ
らいが一般に使用されるが、０．６μｍぐらいの厚さに
おさえる必要がある。これは第２層、第３層と上層にゆ
くほど平坦化がむずかしくなるからである。第２層の配
線の厚さが０．８μｍ、第３層の配線の厚さが１．０μ
ｍという使用例もある。従って、最上層の配線が一番低
抵抗であり最下層が一番高抵抗となる。
次に配線容量について述べると配線層間の眉間絶縁膜を
はさんで、配線層間に静電容量Ｃを生ずる。最下層Ａ（
配線と拡散層との間にＣＤ１．最下層Ａで配線と中層Ａ
Ｊ配線との間にＣ１□、中層Ａｆｆｌ配線と最上層Ａ！
２配線との間に０２．の静電容量を生ずる。従って最上
層Ａ（配線の容量Ｃ３は１ ／ Ｃ３−１／ Ｃｏｔ
＋１ ／ Ｃ１２＋ １ ／ Ｃ２３となり一番小さく
、最下層Ａ（配線の容量Ｃ１は一番大きな値となる。
はさんで、配線層間に静電容量Ｃを生ずる。最下層Ａ（
配線と拡散層との間にＣＤ１．最下層Ａで配線と中層Ａ
Ｊ配線との間にＣ１□、中層Ａｆｆｌ配線と最上層Ａ！
２配線との間に０２．の静電容量を生ずる。従って最上
層Ａ（配線の容量Ｃ３は１ ／ Ｃ３−１／ Ｃｏｔ
＋１ ／ Ｃ１２＋ １ ／ Ｃ２３となり一番小さく
、最下層Ａ（配線の容量Ｃ１は一番大きな値となる。
以上説明したように本発明は、マスタースライス方式の
半導体集積回路に関し、機能ブロックの端子データに配
線層中の最上層をもたせることにより、機能ブロック間
の配線に、配線層中の最上層又は最下層とその次の上位
層とを使用して接続することが可能となり、低抵抗て低
容量な配線が可能となり配線による信号の伝播遅延が小
さくでき、又、クロックラインで問題となるクロックス
キューも小さく押えられる効果がある。
半導体集積回路に関し、機能ブロックの端子データに配
線層中の最上層をもたせることにより、機能ブロック間
の配線に、配線層中の最上層又は最下層とその次の上位
層とを使用して接続することが可能となり、低抵抗て低
容量な配線が可能となり配線による信号の伝播遅延が小
さくでき、又、クロックラインで問題となるクロックス
キューも小さく押えられる効果がある。
第１図（ａ）、（ｂ）は本発明の一実施例を示す平面図
及び部分断面拡大図、第２図（ａ）（ｂ）は従来の半導
体集積回路の問題点を説明するためのブロック図である
。 １・・・Ｐ＋型拡散層、２・・・Ｎ１型拡散層、３・・
・ゲート電極、４・・・ＶＤＤ配線、５・・・ＧＮＤ配
線、６・・・最下層Ａｆｆｌ配線、７・・・中層Ａｆｆ
ｌ配線、８・・・最上層Ａρ配線、１０・・・兼ね合せ
コンタクト部、１０ａ、１０ｂ、 １０ｃｍ スルーホ
ール、１２・・・入力端子、１３・・・出力端子、２１
・・・半導体基板、２２・・・フィールド酸化膜、２３
，２４．２５・・・層間絶縁膜、２６・・・保護膜。
及び部分断面拡大図、第２図（ａ）（ｂ）は従来の半導
体集積回路の問題点を説明するためのブロック図である
。 １・・・Ｐ＋型拡散層、２・・・Ｎ１型拡散層、３・・
・ゲート電極、４・・・ＶＤＤ配線、５・・・ＧＮＤ配
線、６・・・最下層Ａｆｆｌ配線、７・・・中層Ａｆｆ
ｌ配線、８・・・最上層Ａρ配線、１０・・・兼ね合せ
コンタクト部、１０ａ、１０ｂ、 １０ｃｍ スルーホ
ール、１２・・・入力端子、１３・・・出力端子、２１
・・・半導体基板、２２・・・フィールド酸化膜、２３
，２４．２５・・・層間絶縁膜、２６・・・保護膜。
Claims (1)
- マスタースライス方式の半導体集積回路において、複
数の層に設けた配線層の最上層の配線に接続して設けた
機能ブロックの端子を有することを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15377490A JPH0444359A (ja) | 1990-06-12 | 1990-06-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15377490A JPH0444359A (ja) | 1990-06-12 | 1990-06-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0444359A true JPH0444359A (ja) | 1992-02-14 |
Family
ID=15569847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15377490A Pending JPH0444359A (ja) | 1990-06-12 | 1990-06-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0444359A (ja) |
-
1990
- 1990-06-12 JP JP15377490A patent/JPH0444359A/ja active Pending
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