JPH0677765A - 電荷転送装置 - Google Patents
電荷転送装置Info
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- JPH0677765A JPH0677765A JP4253884A JP25388492A JPH0677765A JP H0677765 A JPH0677765 A JP H0677765A JP 4253884 A JP4253884 A JP 4253884A JP 25388492 A JP25388492 A JP 25388492A JP H0677765 A JPH0677765 A JP H0677765A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H15/00—Transversal filters
- H03H15/02—Transversal filters using analogue shift registers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Processing Of Color Television Signals (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【目的】 出力信号間のクロストークを抑えることがで
きるとともに、チップ面積の縮小化が図れる電荷転送装
置を提供する。 【構成】 ２Ｈ用の第２のＣＣＤレジスタ部１２の途中
部分に、１Ｈ用の第３のＣＣＤレジスタ部１３を結合
し、これらレジスタ部１２，１３の各インプットソース
の電位を選択スイッチＳＷ２，ＳＷ３によって変えて、
インプットソースからレジスタ部へ電荷を入れるか否か
を制御し、１Ｈ，２Ｈの櫛形フィルタ特性の切替えを信
号電荷入力部で行うようにする。
きるとともに、チップ面積の縮小化が図れる電荷転送装
置を提供する。 【構成】 ２Ｈ用の第２のＣＣＤレジスタ部１２の途中
部分に、１Ｈ用の第３のＣＣＤレジスタ部１３を結合
し、これらレジスタ部１２，１３の各インプットソース
の電位を選択スイッチＳＷ２，ＳＷ３によって変えて、
インプットソースからレジスタ部へ電荷を入れるか否か
を制御し、１Ｈ，２Ｈの櫛形フィルタ特性の切替えを信
号電荷入力部で行うようにする。
Description
【０００１】
【産業上の利用分野】本発明は電荷転送装置に関し、特
に櫛形フィルタ特性を有するＣＣＤ(ChargeCoupled Dev
ice) 遅延素子として用いて好適な電荷転送装置に関す
る。
に櫛形フィルタ特性を有するＣＣＤ(ChargeCoupled Dev
ice) 遅延素子として用いて好適な電荷転送装置に関す
る。
【０００２】
【従来の技術】映像信号処理系において、合成映像信号
からクロマ（搬送色）信号Ｃを分離するのに櫛形フィル
タが用いられる。この櫛形フィルタの原理は、ＮＴＳＣ
方式の場合、合成映像信号を１水平走査期間（１Ｈ）だ
け遅延させ、次の１Ｈ合成映像信号と減算することによ
ってクロマ信号Ｃを分離するようになっている。一方、
ＰＡＬ方式の場合には、２Ｈ遅延によってクロマ信号Ｃ
の分離が行われる。
からクロマ（搬送色）信号Ｃを分離するのに櫛形フィル
タが用いられる。この櫛形フィルタの原理は、ＮＴＳＣ
方式の場合、合成映像信号を１水平走査期間（１Ｈ）だ
け遅延させ、次の１Ｈ合成映像信号と減算することによ
ってクロマ信号Ｃを分離するようになっている。一方、
ＰＡＬ方式の場合には、２Ｈ遅延によってクロマ信号Ｃ
の分離が行われる。
【０００３】この櫛形フィルタを、ＣＣＤ遅延素子を用
いて実現できる。従来、この種の櫛形フィルタにおい
て、その特性を切り替える場合、例えば１Ｈ／２Ｈの両
櫛形フィルタ特性を選択的に得る場合、ＩＣ内部に１
Ｈ，２Ｈ櫛形フィルタ用の２系統のＣＣＤ遅延素子を内
蔵し、各ＣＣＤ遅延素子の出力を切り替えることによっ
て行っていた。
いて実現できる。従来、この種の櫛形フィルタにおい
て、その特性を切り替える場合、例えば１Ｈ／２Ｈの両
櫛形フィルタ特性を選択的に得る場合、ＩＣ内部に１
Ｈ，２Ｈ櫛形フィルタ用の２系統のＣＣＤ遅延素子を内
蔵し、各ＣＣＤ遅延素子の出力を切り替えることによっ
て行っていた。
【０００４】すなわち、図３に示すように、１Ｈ，２Ｈ
櫛形フィルタ用の２組のＣＣＤレジスタ部３１，３２を
有し、各レジスタ部３１，３２には櫛形フィルタ特性を
得るための信号ＩＮＡ，ＩＮＢが入力される。これら各
レジスタ部３１，３２において、例えばレジスタ部３１
では、遅延量Ｄの遅延を生じた信号ＩＮＡと遅延量（１
Ｈ＋Ｄ）の遅延を生じた信号ＩＮＢとが電荷の状態で加
算されることによって櫛形フィルタ特性を生じる。
櫛形フィルタ用の２組のＣＣＤレジスタ部３１，３２を
有し、各レジスタ部３１，３２には櫛形フィルタ特性を
得るための信号ＩＮＡ，ＩＮＢが入力される。これら各
レジスタ部３１，３２において、例えばレジスタ部３１
では、遅延量Ｄの遅延を生じた信号ＩＮＡと遅延量（１
Ｈ＋Ｄ）の遅延を生じた信号ＩＮＢとが電荷の状態で加
算されることによって櫛形フィルタ特性を生じる。
【０００５】通常、ＮＴＳＣ方式の映像信号において、
クロマ信号Ｃを分離する目的のためには、図４に示すよ
うに、信号ＩＮＡと信号ＩＮＢとして互いに逆相の映像
信号（Ａ），（Ｂ）が入力される。これにより、映像信
号ＩＮＡに対して１Ｈだけ遅延された逆相の映像信号Ｉ
ＮＢが電荷の状態で加算されることになるため、ＣＣＤ
レジスタ部３１の出力としてクロマ信号（Ｃ）のみが導
出され、クロマ信号（Ｃ）の分離が実現される。ＣＣＤ
レジスタ部３１，３２の各出力信号は、選択スイッチＳ
Ｗ１によって選択されかつ出力回路３３を介して出力さ
れる。
クロマ信号Ｃを分離する目的のためには、図４に示すよ
うに、信号ＩＮＡと信号ＩＮＢとして互いに逆相の映像
信号（Ａ），（Ｂ）が入力される。これにより、映像信
号ＩＮＡに対して１Ｈだけ遅延された逆相の映像信号Ｉ
ＮＢが電荷の状態で加算されることになるため、ＣＣＤ
レジスタ部３１の出力としてクロマ信号（Ｃ）のみが導
出され、クロマ信号（Ｃ）の分離が実現される。ＣＣＤ
レジスタ部３１，３２の各出力信号は、選択スイッチＳ
Ｗ１によって選択されかつ出力回路３３を介して出力さ
れる。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来技術では、１Ｈ／２Ｈの櫛形フィルタ特性の切換
えを出力部で行う構成となっていたので、ＣＣＤレジス
タ部３１，３２の各出力には同時期に互いに異なる信号
が現れることになることから、両出力信号間でクロスト
ークが生じ、このクロストークによって正確な櫛形フィ
ルタ特性が得られないことがあった。このクロストーク
の問題は、選択スイッチＳＷ１までのパターンレイアウ
トや選択スイッチＳＷ１の構成等を工夫することによっ
て解消することができるが、その反面、チップ面積が拡
大するという問題があった。
た従来技術では、１Ｈ／２Ｈの櫛形フィルタ特性の切換
えを出力部で行う構成となっていたので、ＣＣＤレジス
タ部３１，３２の各出力には同時期に互いに異なる信号
が現れることになることから、両出力信号間でクロスト
ークが生じ、このクロストークによって正確な櫛形フィ
ルタ特性が得られないことがあった。このクロストーク
の問題は、選択スイッチＳＷ１までのパターンレイアウ
トや選択スイッチＳＷ１の構成等を工夫することによっ
て解消することができるが、その反面、チップ面積が拡
大するという問題があった。
【０００７】本発明は、上述した点に鑑みてなされたも
のであり、出力信号間のクロストークを抑えることがで
きるとともに、チップ面積の縮小化が図れる電荷転送装
置を提供することを目的とする。
のであり、出力信号間のクロストークを抑えることがで
きるとともに、チップ面積の縮小化が図れる電荷転送装
置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明による電荷転送装
置は、所定の遅延量Ｄを有しかつ入力映像信号を電荷に
変換して転送する第１の転送部と、遅延量（２Ｈ＋Ｄ）
又は（１Ｈ＋Ｄ）を有しかつ入力映像信号と逆相の信号
を電荷に変換して転送する第２又は第３の転送部と、第
１の転送部で転送された電荷と第２又は第３の転送部で
転送された電荷とを加算する加算部とを具備し、第２又
は第３の転送部のインプットソースの電位を可変として
いる。
置は、所定の遅延量Ｄを有しかつ入力映像信号を電荷に
変換して転送する第１の転送部と、遅延量（２Ｈ＋Ｄ）
又は（１Ｈ＋Ｄ）を有しかつ入力映像信号と逆相の信号
を電荷に変換して転送する第２又は第３の転送部と、第
１の転送部で転送された電荷と第２又は第３の転送部で
転送された電荷とを加算する加算部とを具備し、第２又
は第３の転送部のインプットソースの電位を可変として
いる。
【０００９】また、本発明による電荷転送装置は、所定
の遅延量Ｄを有しかつ入力映像信号を電荷に変換して転
送する第１の転送部と、遅延量（２Ｈ＋Ｄ）を有しかつ
入力映像信号と逆相の信号を電荷に変換して転送する第
２の転送部と、この第２の転送部の途中部分に結合され
て遅延量（１Ｈ＋Ｄ）を有しかつ入力映像信号と逆相の
信号を電荷に変換して転送する第３の転送部と、第１の
転送部で転送された電荷と第２の転送部又は第３の転送
部で転送された電荷とを加算する加算部とを具備してい
る。
の遅延量Ｄを有しかつ入力映像信号を電荷に変換して転
送する第１の転送部と、遅延量（２Ｈ＋Ｄ）を有しかつ
入力映像信号と逆相の信号を電荷に変換して転送する第
２の転送部と、この第２の転送部の途中部分に結合され
て遅延量（１Ｈ＋Ｄ）を有しかつ入力映像信号と逆相の
信号を電荷に変換して転送する第３の転送部と、第１の
転送部で転送された電荷と第２の転送部又は第３の転送
部で転送された電荷とを加算する加算部とを具備してい
る。
【００１０】さらに、本発明による電荷転送装置は、第
２の転送部のインプットソースに高レベル又は低レベル
の電圧を選択的に印加する第１の選択スイッチと、第３
の転送部のインプットソースに高レベル又は低レベルの
電圧を選択的に印加する第２の選択スイッチとを具備
し、第１および第２の選択スイッチを互いに逆相のコン
トロール信号によって切替え制御するようにしている。
２の転送部のインプットソースに高レベル又は低レベル
の電圧を選択的に印加する第１の選択スイッチと、第３
の転送部のインプットソースに高レベル又は低レベルの
電圧を選択的に印加する第２の選択スイッチとを具備
し、第１および第２の選択スイッチを互いに逆相のコン
トロール信号によって切替え制御するようにしている。
【００１１】
【作用】入力映像信号を遅延量Ｄの第１の転送部で電荷
に変換して転送する一方、入力映像信号と逆相の信号を
遅延量（２Ｈ＋Ｄ）又は（１Ｈ＋Ｄ）の第２又は第３の
転送部で電荷に変換して転送し、これらを電荷の状態で
加算することにより、２Ｈ又は１Ｈの櫛形フィルタ特性
を得る。そして、第２，第３の転送部のインプットソー
スの電位を可変とし、その電位を制御することにより、
インプットソースから転送部へ電荷を入れるか否か、即
ち第２，第３の転送部を有効にするか否かを切り換え
る。
に変換して転送する一方、入力映像信号と逆相の信号を
遅延量（２Ｈ＋Ｄ）又は（１Ｈ＋Ｄ）の第２又は第３の
転送部で電荷に変換して転送し、これらを電荷の状態で
加算することにより、２Ｈ又は１Ｈの櫛形フィルタ特性
を得る。そして、第２，第３の転送部のインプットソー
スの電位を可変とし、その電位を制御することにより、
インプットソースから転送部へ電荷を入れるか否か、即
ち第２，第３の転送部を有効にするか否かを切り換え
る。
【００１２】また、遅延量（２Ｈ＋Ｄ）を有する第２の
転送部の途中部分に、遅延量（１Ｈ＋Ｄ）を有する第３
の転送部を結合することにより、１Ｈ分の転送部を共用
し、パターン面積の縮小を図る。そして、第２および第
３の転送部の各インプットソースの電位を制御すること
により、１Ｈ，２Ｈの櫛形フィルタ特性の切替えを信号
電荷入力部で行う。これによれば、出力信号間のクロス
トークを抑えることができるため、パターンレイアウト
の自由度が高まり、チップ面積の縮小化が図れる。
転送部の途中部分に、遅延量（１Ｈ＋Ｄ）を有する第３
の転送部を結合することにより、１Ｈ分の転送部を共用
し、パターン面積の縮小を図る。そして、第２および第
３の転送部の各インプットソースの電位を制御すること
により、１Ｈ，２Ｈの櫛形フィルタ特性の切替えを信号
電荷入力部で行う。これによれば、出力信号間のクロス
トークを抑えることができるため、パターンレイアウト
の自由度が高まり、チップ面積の縮小化が図れる。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示す構成図で
ある。図において、入力映像信号ＩＮＡは、第１のＣＣ
Ｄレジスタ部（転送部）１１の入力部のゲート（図示せ
ず）に印加される。この第１のＣＣＤレジスタ部１１
は、遅延量Ｄに対応した段数からなり、入力映像信号Ｉ
ＮＡが印加されるゲート下にて電荷の計量を行い、この
信号電荷を順に転送する。
に説明する。図１は、本発明の一実施例を示す構成図で
ある。図において、入力映像信号ＩＮＡは、第１のＣＣ
Ｄレジスタ部（転送部）１１の入力部のゲート（図示せ
ず）に印加される。この第１のＣＣＤレジスタ部１１
は、遅延量Ｄに対応した段数からなり、入力映像信号Ｉ
ＮＡが印加されるゲート下にて電荷の計量を行い、この
信号電荷を順に転送する。
【００１４】入力映像信号ＩＮＡと逆相の信号ＩＮＢ
は、第２のＣＣＤレジスタ部１２の入力部のゲート（図
示せず）に印加される。この第２のＣＣＤレジスタ部１
２は、遅延量（２Ｈ＋Ｄ）に対応した段数からなり、信
号ＩＮＢを電荷に変換して順に転送する。この第２のＣ
ＣＤレジスタ部１２の途中部分には、第３のレジスタ部
１３が結合されている。この第３のレジスタ部１３の入
力部のゲート（図示せず）にも、信号ＩＮＢが印加され
る。第３のレジスタ部１３は、第２のＣＣＤレジスタ部
１２の出力部までの間に遅延量（１Ｈ＋Ｄ）に対応した
段数を有し、信号ＩＮＢを電荷に変換して順に転送す
る。
は、第２のＣＣＤレジスタ部１２の入力部のゲート（図
示せず）に印加される。この第２のＣＣＤレジスタ部１
２は、遅延量（２Ｈ＋Ｄ）に対応した段数からなり、信
号ＩＮＢを電荷に変換して順に転送する。この第２のＣ
ＣＤレジスタ部１２の途中部分には、第３のレジスタ部
１３が結合されている。この第３のレジスタ部１３の入
力部のゲート（図示せず）にも、信号ＩＮＢが印加され
る。第３のレジスタ部１３は、第２のＣＣＤレジスタ部
１２の出力部までの間に遅延量（１Ｈ＋Ｄ）に対応した
段数を有し、信号ＩＮＢを電荷に変換して順に転送す
る。
【００１５】これら各レジスタ部１１〜１３において、
その転送段数をＮ、サンプリング周波数をｆc とする
と、遅延時間（遅延量）Ｄは、
その転送段数をＮ、サンプリング周波数をｆc とする
と、遅延時間（遅延量）Ｄは、
【数１】Ｄ＝Ｎ×１／ｆc なる算出基本式から求めることができる。第１のＣＣＤ
レジスタ部１１によって転送された電荷と、第２のＣＣ
Ｄレジスタ１２又は第３のＣＣＤレジスタ部１３によっ
て転送された電荷とは加算部１４で加算され、その結
果、２Ｈ又は１Ｈの櫛形フィルタ特性が得られる。この
２Ｈ又は１Ｈの櫛形フィルタを経た信号は、出力回路１
５を介して外部に導出される。
レジスタ部１１によって転送された電荷と、第２のＣＣ
Ｄレジスタ１２又は第３のＣＣＤレジスタ部１３によっ
て転送された電荷とは加算部１４で加算され、その結
果、２Ｈ又は１Ｈの櫛形フィルタ特性が得られる。この
２Ｈ又は１Ｈの櫛形フィルタを経た信号は、出力回路１
５を介して外部に導出される。
【００１６】第２，第３のＣＣＤレジスタ部１２，１３
の各インプットソースＩＳ２，ＩＳ１（図２参照）に
は、選択スイッチＳＷ２，ＳＷ３により高レベルの電圧
ＶHigh又は低レベルの電圧ＶLow が印加される。選択ス
イッチＳＷ２は外部から供給されるコントロール信号に
よって切替え制御され、選択スイッチＳＷ３はインバー
タ１６で反転された上記コントロール信号によって切替
え制御される。したがって、第２のＣＣＤレジスタ部１
２のインプットソースＩＳ２に低レベルの電圧ＶLow が
印加されているときには、第３のＣＣＤレジスタ部１３
のインプットソースＩＳ１には高レベルの電圧ＶHighが
印加され、第２のＣＣＤレジスタ部１２のインプットソ
ースＩＳ２に高レベルの電圧ＶHighが印加されていると
きには、第３のＣＣＤレジスタ部１３のインプットソー
スＩＳ１には低レベルの電圧ＶLow が印加されることに
なる。
の各インプットソースＩＳ２，ＩＳ１（図２参照）に
は、選択スイッチＳＷ２，ＳＷ３により高レベルの電圧
ＶHigh又は低レベルの電圧ＶLow が印加される。選択ス
イッチＳＷ２は外部から供給されるコントロール信号に
よって切替え制御され、選択スイッチＳＷ３はインバー
タ１６で反転された上記コントロール信号によって切替
え制御される。したがって、第２のＣＣＤレジスタ部１
２のインプットソースＩＳ２に低レベルの電圧ＶLow が
印加されているときには、第３のＣＣＤレジスタ部１３
のインプットソースＩＳ１には高レベルの電圧ＶHighが
印加され、第２のＣＣＤレジスタ部１２のインプットソ
ースＩＳ２に高レベルの電圧ＶHighが印加されていると
きには、第３のＣＣＤレジスタ部１３のインプットソー
スＩＳ１には低レベルの電圧ＶLow が印加されることに
なる。
【００１７】次に、上記構成の動作について説明する。
先ず、選択スイッチＳＷ２，ＳＷ３を例えば図１の状態
とし、第２のＣＣＤレジスタ部１２のインプットソース
ＩＳ２の電位を高レベル（ＶHigh）に、第３のＣＣＤレ
ジスタ部１３のインプットソースＩＳ１の電位を低レベ
ル（ＶLow ）にそれぞれ設定する。このとき、図２のポ
テンシャル図から明らかなように、インプットソースＩ
Ｓ１の下のポテンシャルが浅く、インプットソースＩＳ
２の下のポテンシャルが深くなり、第２のＣＣＤレジス
タ部１２の入力側には、インプットソースＩＳ２より電
荷が入力されない状態となる。
先ず、選択スイッチＳＷ２，ＳＷ３を例えば図１の状態
とし、第２のＣＣＤレジスタ部１２のインプットソース
ＩＳ２の電位を高レベル（ＶHigh）に、第３のＣＣＤレ
ジスタ部１３のインプットソースＩＳ１の電位を低レベ
ル（ＶLow ）にそれぞれ設定する。このとき、図２のポ
テンシャル図から明らかなように、インプットソースＩ
Ｓ１の下のポテンシャルが浅く、インプットソースＩＳ
２の下のポテンシャルが深くなり、第２のＣＣＤレジス
タ部１２の入力側には、インプットソースＩＳ２より電
荷が入力されない状態となる。
【００１８】これにより、第２のＣＣＤレジスタ部１２
の前半部分には電荷がないこととなり、第３のＣＣＤレ
ジスタ部１３のみが有効となる。すなわち、第３のＣＣ
Ｄレジスタ部１３において、入力部のゲートに信号ＩＮ
Ｂが印加されると、そのゲート下で電荷の計量が行われ
る。この信号電荷は、互いに逆相の転送クロックCLK1，
CLK2が転送電極に印加され、その電極下のポテンシャル
が交互に深くなったり、浅くなったりすることによって
転送される。そして、１Ｈ＋Ｄの遅延量をもつ信号電荷
のみが加算部１４へ転送されてＤの遅延量をもつ電荷と
加算される。その結果、必要とする１Ｈの櫛形フィルタ
特性が得られることになる。
の前半部分には電荷がないこととなり、第３のＣＣＤレ
ジスタ部１３のみが有効となる。すなわち、第３のＣＣ
Ｄレジスタ部１３において、入力部のゲートに信号ＩＮ
Ｂが印加されると、そのゲート下で電荷の計量が行われ
る。この信号電荷は、互いに逆相の転送クロックCLK1，
CLK2が転送電極に印加され、その電極下のポテンシャル
が交互に深くなったり、浅くなったりすることによって
転送される。そして、１Ｈ＋Ｄの遅延量をもつ信号電荷
のみが加算部１４へ転送されてＤの遅延量をもつ電荷と
加算される。その結果、必要とする１Ｈの櫛形フィルタ
特性が得られることになる。
【００１９】一方、２Ｈの櫛形フィルタ特性を得る場合
には、選択スイッチＳＷ２，ＳＷ３を反転させ、第２の
ＣＣＤレジスタ部１２のインプットソースＩＳ２の電位
を低レベル（ＶLow ）に、第３のＣＣＤレジスタ部１３
のインプットソースＩＳ１の電位を高レベル（ＶHigh）
にそれぞれ設定し、１Ｈの途中入力部からの入力電荷を
なくすようにすれば良い。
には、選択スイッチＳＷ２，ＳＷ３を反転させ、第２の
ＣＣＤレジスタ部１２のインプットソースＩＳ２の電位
を低レベル（ＶLow ）に、第３のＣＣＤレジスタ部１３
のインプットソースＩＳ１の電位を高レベル（ＶHigh）
にそれぞれ設定し、１Ｈの途中入力部からの入力電荷を
なくすようにすれば良い。
【００２０】上述したように、１Ｈ／２Ｈの櫛形フィル
タ特性の切換えを信号電荷の入力部で行い、必要としな
いＣＣＤレジスタ部へは電荷が入力されないようにした
ことにより、１Ｈ又は２Ｈの必要とする信号のみが出力
回路１５へ入力されることとなるため、出力信号におけ
るクロストークは生じない。これにより、ＣＣＤレジス
タ部の出力配線の引き回し等、パターンレイアウトの自
由度が高まるため、チップ面積の縮小化が図れる。ま
た、第２，第３のＣＣＤレジスタ部１２，１３におい
て、１Ｈ分のレジスタを共用できるため、パターン面積
を縮小できることにもなる。
タ特性の切換えを信号電荷の入力部で行い、必要としな
いＣＣＤレジスタ部へは電荷が入力されないようにした
ことにより、１Ｈ又は２Ｈの必要とする信号のみが出力
回路１５へ入力されることとなるため、出力信号におけ
るクロストークは生じない。これにより、ＣＣＤレジス
タ部の出力配線の引き回し等、パターンレイアウトの自
由度が高まるため、チップ面積の縮小化が図れる。ま
た、第２，第３のＣＣＤレジスタ部１２，１３におい
て、１Ｈ分のレジスタを共用できるため、パターン面積
を縮小できることにもなる。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
２Ｈ用の転送部と１Ｈ用の転送部の各インプットソース
の電位を制御し、１Ｈ，２Ｈの櫛形フィルタ特性の切替
えを信号電荷入力部で行うように構成したことにより、
出力信号間のクロストークを抑えることができるため、
パターンレイアウトの自由度が高まり、チップ面積の縮
小化が図れることになる。また、２Ｈ用の転送部の途中
部分に、１Ｈ用の転送部を結合したことにより、１Ｈ分
の転送部を共用できるので、パターン面積を縮小できる
ことにもなる。
２Ｈ用の転送部と１Ｈ用の転送部の各インプットソース
の電位を制御し、１Ｈ，２Ｈの櫛形フィルタ特性の切替
えを信号電荷入力部で行うように構成したことにより、
出力信号間のクロストークを抑えることができるため、
パターンレイアウトの自由度が高まり、チップ面積の縮
小化が図れることになる。また、２Ｈ用の転送部の途中
部分に、１Ｈ用の転送部を結合したことにより、１Ｈ分
の転送部を共用できるので、パターン面積を縮小できる
ことにもなる。
【図１】本発明の一実施例を示す構成図である。
【図２】１Ｈ用、２Ｈ用の各ＣＣＤレジスタ部の入力部
のポテンシャル図である。
のポテンシャル図である。
【図３】従来例を示す構成図である。
【図４】クロマ信号の分離過程を示す波形図である。
１１ 第１のＣＣＤレジスタ部 １２ 第２のＣＣＤレジスタ部 １３ 第３のＣＣＤレジスタ部 １４ 加算部 １５ インバータ
Claims (4)
- 【請求項１】 所定の遅延量Ｄを有しかつ入力映像信号
を電荷に変換して転送する第１の転送部と、 遅延量（２Ｈ（Ｈ：水平走査期間）＋Ｄ）を有しかつ前
記入力映像信号と逆相の信号を電荷に変換して転送する
第２の転送部と、 前記第１の転送部で転送された電荷と前記第２の転送部
で転送された電荷とを加算する加算部とを具備し、 前記第２の転送部のインプットソースの電位を可変とし
たことを特徴とする電荷転送装置。 - 【請求項２】 所定の遅延量Ｄを有しかつ入力映像信号
を電荷に変換して転送する第１の転送部と、 遅延量（１Ｈ＋Ｄ）を有しかつ前記入力映像信号と逆相
の信号を電荷に変換して転送する第３の転送部と、 前記第１の転送部で転送された電荷と前記第３の転送部
で転送された電荷とを加算する加算部とを具備し、 前記第３の転送部のインプットソースの電位を可変とし
たことを特徴とする電荷転送装置。 - 【請求項３】 所定の遅延量Ｄを有しかつ入力映像信号
を電荷に変換して転送する第１の転送部と、 遅延量（２Ｈ＋Ｄ）を有しかつ前記入力映像信号と逆相
の信号を電荷に変換して転送する第２の転送部と、 前記第２の転送部の途中部分に結合されて遅延量（１Ｈ
＋Ｄ）を有しかつ前記入力映像信号と逆相の信号を電荷
に変換して転送する第３の転送部と、 前記第１の転送部で転送された電荷と前記第２の転送部
又は前記第３の転送部で転送された電荷とを加算する加
算部とを具備したことを特徴とする電荷転送装置。 - 【請求項４】 前記第２の転送部のインプットソースに
高レベル又は低レベルの電圧を選択的に印加する第１の
選択スイッチと、 前記第３の転送部のインプットソースに高レベル又は低
レベルの電圧を選択的に印加する第２の選択スイッチと
を具備し、 前記第１および第２の選択スイッチを互いに逆相のコン
トロール信号によって切替え制御することを特徴とする
請求項３記載の電荷転送装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253884A JPH0677765A (ja) | 1992-08-27 | 1992-08-27 | 電荷転送装置 |
| KR1019930015797A KR100266848B1 (ko) | 1992-08-27 | 1993-08-16 | 전하전송장치 |
| US08/112,531 US5306933A (en) | 1992-08-27 | 1993-08-27 | CCD delay line with selective delay period circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253884A JPH0677765A (ja) | 1992-08-27 | 1992-08-27 | 電荷転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677765A true JPH0677765A (ja) | 1994-03-18 |
Family
ID=17257467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4253884A Pending JPH0677765A (ja) | 1992-08-27 | 1992-08-27 | 電荷転送装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5306933A (ja) |
| JP (1) | JPH0677765A (ja) |
| KR (1) | KR100266848B1 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4199691A (en) * | 1978-06-16 | 1980-04-22 | Rca Corporation | CCD Multiple channel network |
| JPS5711589A (en) * | 1980-06-24 | 1982-01-21 | Nec Corp | Semiconductor device |
| DE3104521A1 (de) * | 1981-02-09 | 1982-08-19 | Siemens AG, 1000 Berlin und 8000 München | Ctd-transversalfilter |
-
1992
- 1992-08-27 JP JP4253884A patent/JPH0677765A/ja active Pending
-
1993
- 1993-08-16 KR KR1019930015797A patent/KR100266848B1/ko not_active Expired - Fee Related
- 1993-08-27 US US08/112,531 patent/US5306933A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100266848B1 (ko) | 2000-09-15 |
| KR940005106A (ko) | 1994-03-16 |
| US5306933A (en) | 1994-04-26 |
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