JPH0680831B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0680831B2 JPH0680831B2 JP58224089A JP22408983A JPH0680831B2 JP H0680831 B2 JPH0680831 B2 JP H0680831B2 JP 58224089 A JP58224089 A JP 58224089A JP 22408983 A JP22408983 A JP 22408983A JP H0680831 B2 JPH0680831 B2 JP H0680831B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- conductivity type
- semiconductor device
- impurities
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、電力スイツチング素子として用いられる導電
変調型の半導体装置に関する。
変調型の半導体装置に関する。
近年、電力用スイツチング素子としてパワーMOSFETが市
場に現われているが、1000〔Ｖ〕以上の阻止電圧で十分
低いオン抵抗をもつた素子は未だ実現されていない。そ
の理由は、阻止電圧VBが高くなる程素子のオン抵抗Ron
が増大してしまうためで、この両者の間には概略次の関
係があることが知られている。
場に現われているが、1000〔Ｖ〕以上の阻止電圧で十分
低いオン抵抗をもつた素子は未だ実現されていない。そ
の理由は、阻止電圧VBが高くなる程素子のオン抵抗Ron
が増大してしまうためで、この両者の間には概略次の関
係があることが知られている。
Ron∝VB 2.5 このような状況を改善するため最近、導電変調型のスイ
ツチング素子が提案されている。その基本構成を第１図
に示す。この構造は、通常縦型DMOSといわれるパワーMO
SFETのドレイン領域となるn+層をp+層におき換えたもの
ということができる。即ち、p+基板11（第１領域）に高
抵抗のn-層12（第２領域）を形成し、このn-層12の表面
部に選択的にp+層13（第３領域）を、更にこのp+層13の
表面部に選択的にn+層14（第４領域）を形成し、p+層13
のn-層12とn+層14で挾まれた表面領域をチャネル領域と
してこの上にゲート絶縁膜15を介してゲート電極16を形
成している。17はp+層13からn+層14上にまたがるように
配設されたソース電極、18はドレイン電極である。
ツチング素子が提案されている。その基本構成を第１図
に示す。この構造は、通常縦型DMOSといわれるパワーMO
SFETのドレイン領域となるn+層をp+層におき換えたもの
ということができる。即ち、p+基板11（第１領域）に高
抵抗のn-層12（第２領域）を形成し、このn-層12の表面
部に選択的にp+層13（第３領域）を、更にこのp+層13の
表面部に選択的にn+層14（第４領域）を形成し、p+層13
のn-層12とn+層14で挾まれた表面領域をチャネル領域と
してこの上にゲート絶縁膜15を介してゲート電極16を形
成している。17はp+層13からn+層14上にまたがるように
配設されたソース電極、18はドレイン電極である。
この素子の動作は次のとおりである。ソース電極17をア
ースし、ゲート電極16およびドレイン電極18に正の電圧
を与えると、MOSFETと同じ原理でゲート電極16直下のp+
層13表面が反転して電子のチヤネルができるためにオン
する。MOSFETと異なつているのは、ドレイン側p+基板11
からもn-層12に正孔の注入がおこることで、この注入さ
れた正孔はn-層12に蓄積してこの領域の抵抗を低くす
る。この導電変調の効果によつて、MOSFETの場合に問題
となつた先の式と無関係にオン抵抗を十分低くすること
ができる。
ースし、ゲート電極16およびドレイン電極18に正の電圧
を与えると、MOSFETと同じ原理でゲート電極16直下のp+
層13表面が反転して電子のチヤネルができるためにオン
する。MOSFETと異なつているのは、ドレイン側p+基板11
からもn-層12に正孔の注入がおこることで、この注入さ
れた正孔はn-層12に蓄積してこの領域の抵抗を低くす
る。この導電変調の効果によつて、MOSFETの場合に問題
となつた先の式と無関係にオン抵抗を十分低くすること
ができる。
しかしながらこのスイツチング素子は、オン抵抗が小さ
くなる反面、ターンオフ時間がMOSFETの場合に比べて非
常に長くなるという欠点をもつ。これは、n-層12に蓄積
されたキヤリアが消滅するのに時間がかかるためであ
る。このターンオフのメカニズムを詳しく説明する。第
２図は、上記導電変調型スイツチング素子の代表的なス
イツチング波形である。図から、ターンオフには二つの
フエイズI,IIがあることがわかる。第１のフエイズＩ
は、ゲート電圧が零になつたことによつてp+層13表面の
チヤネルが消え、このチヤネルを流れていた電子電流が
零になるために、その分だけ瞬時にドレイン電流が減少
するものである。これに続く第２のフエイズIIは、n-層
12中に残留するキヤリアによつて、p+層13−n-層12−p+
基板11のトランジスタ作用で流れる電流がキヤリア寿命
τで減衰するものである。
くなる反面、ターンオフ時間がMOSFETの場合に比べて非
常に長くなるという欠点をもつ。これは、n-層12に蓄積
されたキヤリアが消滅するのに時間がかかるためであ
る。このターンオフのメカニズムを詳しく説明する。第
２図は、上記導電変調型スイツチング素子の代表的なス
イツチング波形である。図から、ターンオフには二つの
フエイズI,IIがあることがわかる。第１のフエイズＩ
は、ゲート電圧が零になつたことによつてp+層13表面の
チヤネルが消え、このチヤネルを流れていた電子電流が
零になるために、その分だけ瞬時にドレイン電流が減少
するものである。これに続く第２のフエイズIIは、n-層
12中に残留するキヤリアによつて、p+層13−n-層12−p+
基板11のトランジスタ作用で流れる電流がキヤリア寿命
τで減衰するものである。
n-層12を不純物濃度1014〔cm-3〕、厚み40〜50〔μｍ」
とした従来の代表的な素子で、ターンオフ時間toffは10
〔μsec〕を越えるものとなる。
とした従来の代表的な素子で、ターンオフ時間toffは10
〔μsec〕を越えるものとなる。
本発明は上記事情を考慮してなされたもので、低いオン
抵抗を維持しながらターンオフ時間を十分短かくした導
電変調型の半導体装置を提供することを目的とする。
抵抗を維持しながらターンオフ時間を十分短かくした導
電変調型の半導体装置を提供することを目的とする。
本発明は第１図に示す素子構造において、オン時のドレ
イン電流中の電子電流と正孔電流の比率がp+基板11から
の正孔の注入効率によりほぼ決まる点に着目し、n-層12
（第２領域）のp+基板11（第１領域）に接する部分に不
純物の総量が４×1013〔cm-2〕以上のn+層を設けること
を特徴とする。
イン電流中の電子電流と正孔電流の比率がp+基板11から
の正孔の注入効率によりほぼ決まる点に着目し、n-層12
（第２領域）のp+基板11（第１領域）に接する部分に不
純物の総量が４×1013〔cm-2〕以上のn+層を設けること
を特徴とする。
各領域の導電型を逆にした素子の場合にも同様の位置に
不純物総量が４×1013〔cm-2〕以上のp+層を設ければよ
い。
不純物総量が４×1013〔cm-2〕以上のp+層を設ければよ
い。
本発明によれば、ドレイン側からのキヤリア注入を抑制
してドレイン電流中の電子電流と正孔電流の比率を変え
ることにより、前述したフエイズＩで瞬時に電流の減少
する割合を大きくすることができ、この結果ターンオフ
時間の大幅な短縮が図られる。同時に本発明によれば、
高抵抗層がパンチスルーする電圧が増大し、素子の電圧
阻止能力も向上する。
してドレイン電流中の電子電流と正孔電流の比率を変え
ることにより、前述したフエイズＩで瞬時に電流の減少
する割合を大きくすることができ、この結果ターンオフ
時間の大幅な短縮が図られる。同時に本発明によれば、
高抵抗層がパンチスルーする電圧が増大し、素子の電圧
阻止能力も向上する。
以下本発明の実施例を説明する。第３図は一実施例の素
子構造であり、第１図と対応する部分には第１図と同一
符号を付してある。これを製造工程に従つて説明する
と、まず１×1020〔cm-3〕程度のp+基板11に、６×1017
〔cm-3〕、５μｍ厚のn+層19と３×1014〔cm-3〕、40μ
ｍ厚のn-層12をイオン注入法と気相成長法によつて形成
する。次に選択拡散法によつて約５〔μｍ〕の深さにp+
層13を形成し、更にその表面にn+層14を形成する。そし
て高温熱酸化によりゲート絶縁膜15を形成し、n+層14と
p+層13にオーミツク電極をとるためにゲート絶縁膜15に
穴あけを行い、アルミニウムを数〔μｍ〕蒸着し、選択
エツチングしてゲート電極16とソース電極17を形成す
る。最後にウエハ裏面にＶ−Ni−Au膜を蒸着してドレイ
ン電極18を形成して完成する。
子構造であり、第１図と対応する部分には第１図と同一
符号を付してある。これを製造工程に従つて説明する
と、まず１×1020〔cm-3〕程度のp+基板11に、６×1017
〔cm-3〕、５μｍ厚のn+層19と３×1014〔cm-3〕、40μ
ｍ厚のn-層12をイオン注入法と気相成長法によつて形成
する。次に選択拡散法によつて約５〔μｍ〕の深さにp+
層13を形成し、更にその表面にn+層14を形成する。そし
て高温熱酸化によりゲート絶縁膜15を形成し、n+層14と
p+層13にオーミツク電極をとるためにゲート絶縁膜15に
穴あけを行い、アルミニウムを数〔μｍ〕蒸着し、選択
エツチングしてゲート電極16とソース電極17を形成す
る。最後にウエハ裏面にＶ−Ni−Au膜を蒸着してドレイ
ン電極18を形成して完成する。
この実施例による素子のスイツチング波形を第４図に示
す。この素子では、n+層19の存在によつてp+基板11から
n-層12への正孔注入効率が大幅に低下し、従つてオン時
にn-層12を流れる電流のうち電子電流の占める割合が大
きくなつている。その結果、第２図と比較して明らかな
ようにゲート電圧が零となつて電子電流がしや断された
ときのフエイズＩでの電流減少が大きく、ターンオフ時
間はtoff６〔μsec」と従来の約1/2にまで短縮され
る。
す。この素子では、n+層19の存在によつてp+基板11から
n-層12への正孔注入効率が大幅に低下し、従つてオン時
にn-層12を流れる電流のうち電子電流の占める割合が大
きくなつている。その結果、第２図と比較して明らかな
ようにゲート電圧が零となつて電子電流がしや断された
ときのフエイズＩでの電流減少が大きく、ターンオフ時
間はtoff６〔μsec」と従来の約1/2にまで短縮され
る。
第５図は、第３図のn+層19に存在する不純物の総量を変
えたときのオン電流中に占める電子電流の割合を理論計
算により求めた結果である。このデータから、n+層19の
不純物量が４×1013〔cm-2〕を越えるあたりから電子電
流の割合が増大しはじめ、３×1014〔cm-2〕以上におい
てその増大傾向が顕著に現われている。
えたときのオン電流中に占める電子電流の割合を理論計
算により求めた結果である。このデータから、n+層19の
不純物量が４×1013〔cm-2〕を越えるあたりから電子電
流の割合が増大しはじめ、３×1014〔cm-2〕以上におい
てその増大傾向が顕著に現われている。
参考までに、第３図のn+層19の部分に２×1016〔c
m-3〕、厚み15μｍ程度のｎ層（不純物総量３×1013〔c
m-2〕）を設けてn-層12のパンチスルー耐圧を高める技
術は知られている。しかしこの程度の不純物量のｎ層を
設けても、第５図から明らかなように電子電流の割合の
増大は殆んど認められない。即ちn+層19の不純物量を４
×1013［cm-2］を越えるあたりからターンオフタイムの
短縮が図られ、３×1014［cm-2］以上とすることにより
更に大きなターンオフタイムの短縮という効果が得られ
るのである。しかも、n+層19の不純物量が３×1014〜10
15〔cm-2〕程度であれば、電子電流の割合が多くなると
はいつても正孔電流も存在し、素子のオン抵抗は従来の
DMOSに比べて十分低く保たれる。
m-3〕、厚み15μｍ程度のｎ層（不純物総量３×1013〔c
m-2〕）を設けてn-層12のパンチスルー耐圧を高める技
術は知られている。しかしこの程度の不純物量のｎ層を
設けても、第５図から明らかなように電子電流の割合の
増大は殆んど認められない。即ちn+層19の不純物量を４
×1013［cm-2］を越えるあたりからターンオフタイムの
短縮が図られ、３×1014［cm-2］以上とすることにより
更に大きなターンオフタイムの短縮という効果が得られ
るのである。しかも、n+層19の不純物量が３×1014〜10
15〔cm-2〕程度であれば、電子電流の割合が多くなると
はいつても正孔電流も存在し、素子のオン抵抗は従来の
DMOSに比べて十分低く保たれる。
【図面の簡単な説明】 第１図は導電変調型スイツチング素子の一例を示す図、
第２図はそのスイツチング動作波形を示す図、第３図は
本発明の一実施例の導電変調型スイツチング素子を示す
図、第４図はそのスイツチング動作波形を示す図、第５
図は本発明の効果を説明するための図である。 11…p+基板（第１領域）、12…n-層（第２領域）、13…
p+層（第３領域）、14…n+層（第４領域）、15…ゲート
絶縁膜、16…ゲート電極、17…ソース電極、18…ドレイ
ン電極、19…n+層。
第２図はそのスイツチング動作波形を示す図、第３図は
本発明の一実施例の導電変調型スイツチング素子を示す
図、第４図はそのスイツチング動作波形を示す図、第５
図は本発明の効果を説明するための図である。 11…p+基板（第１領域）、12…n-層（第２領域）、13…
p+層（第３領域）、14…n+層（第４領域）、15…ゲート
絶縁膜、16…ゲート電極、17…ソース電極、18…ドレイ
ン電極、19…n+層。
Claims (3)
- 【請求項１】高不純物濃度で第１導電型の第１領域と、
この第１領域上に設けられた低不純物濃度で第２導電型
の第２領域と、この第２領域表面部に選択的に形成され
た第１導電型の第３領域と、この第３領域表面部に選択
的に形成された高不純物濃度で第２導電型の第４領域と
を有し、前記第３領域表面の第２領域と第４領域表面で
挟まれた部分をチャネル領域としてこのチャネル領域上
にゲート絶縁膜を介してゲート電極が形成され、前記第
３領域と第４領域表面に同時にコンタクトするソース電
極が形成され、かつ前記第１領域表面にドレイン電極が
形成された半導体装置において、前記第２領域の第１領
域と接する部分に不純物の総量が４×1013cm-2以上であ
る高濃度の第２導電型層を設けたことを特徴とする半導
体装置。 - 【請求項２】前記高濃度の第２導電型層の不純物の総量
が、３×1014cm-2以上の範囲であることを特徴とする特
許請求の範囲第１項記載の半導体装置。 - 【請求項３】前記高濃度の第２導電型層の不純物総量
が、1015cm-2以下の範囲であることを特徴とする特許請
求の範囲第１項乃至第２項記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224089A JPH0680831B2 (ja) | 1983-11-30 | 1983-11-30 | 半導体装置 |
| GB8430147A GB2150753B (en) | 1983-11-30 | 1984-11-29 | Semiconductor device |
| DE3443854A DE3443854C2 (de) | 1983-11-30 | 1984-11-30 | Halbleiteranordnung mit isoliertem Gate |
| US06/858,854 US4689647A (en) | 1983-11-30 | 1986-04-30 | Conductivity modulated field effect switch with optimized anode emitter and anode base impurity concentrations |
| US07/807,752 US5212396A (en) | 1983-11-30 | 1991-12-17 | Conductivity modulated field effect transistor with optimized anode emitter and anode base impurity concentrations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224089A JPH0680831B2 (ja) | 1983-11-30 | 1983-11-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60117673A JPS60117673A (ja) | 1985-06-25 |
| JPH0680831B2 true JPH0680831B2 (ja) | 1994-10-12 |
Family
ID=16808372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224089A Expired - Lifetime JPH0680831B2 (ja) | 1983-11-30 | 1983-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680831B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60260152A (ja) * | 1984-06-07 | 1985-12-23 | Nec Corp | 半導体装置 |
| JPH0612827B2 (ja) * | 1985-02-28 | 1994-02-16 | 株式会社東芝 | 導電変調型ｍｏｓｆｅｔ |
| JPH02148767A (ja) * | 1988-11-29 | 1990-06-07 | Fuji Electric Co Ltd | 伝導度変調型ｍｏｓｆｅｔ |
| US9349847B2 (en) | 2011-12-15 | 2016-05-24 | Hitachi, Ltd. | Semiconductor device and power converter |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4364073A (en) * | 1980-03-25 | 1982-12-14 | Rca Corporation | Power MOSFET with an anode region |
-
1983
- 1983-11-30 JP JP58224089A patent/JPH0680831B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60117673A (ja) | 1985-06-25 |
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