JPH0681510B2 - 同期式ｐｗｍインバータの基準信号作成回路 - Google Patents
同期式ｐｗｍインバータの基準信号作成回路Info
- Publication number
- JPH0681510B2 JPH0681510B2 JP58181857A JP18185783A JPH0681510B2 JP H0681510 B2 JPH0681510 B2 JP H0681510B2 JP 58181857 A JP58181857 A JP 58181857A JP 18185783 A JP18185783 A JP 18185783A JP H0681510 B2 JPH0681510 B2 JP H0681510B2
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- Japan
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- frequency
- output
- divider
- reference signal
- inverter
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
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- Engineering & Computer Science (AREA)
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- Inverter Devices (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明はPWMインバータの基準信号をデジタル的に生
成する回路に関する。
成する回路に関する。
同期式PWMインバータ例えばスイッチング素子がゲート
ターンオフサイリスタであるインバータの点弧パルスは
第１図に示す如く、基準三角波信号Vcと正弦波信号Vsを
比較して生成する。Vpは出力パルスを示す。同期式の場
合には、一周期中にふくまれる出力パルスVpのパルス数
Ｎは常に整数個になるが、インバータのスイッチング素
子のスイッチング周波数に制限がある為、上記パルス数
Ｎはインバータの出力周波数foが増加するとこれに対応
して低減させる必要がある。即ち、変調基準周波数＝fo
×Ｎが最大スイッチング周波数fmを越えないようにする
必要がある。しかしながら、インバータ負荷が交流電動
機である場合、電動機のトルク脈動を小さくする為に
は、fo×Ｎの値はできるだけ大きい方が良いので、第２
図に示す如く、パルス数Ｎを出力周波数foに応じて変化
させるが、この結果、変調基準周波数ｆは図示の如く不
連続に変化することになる。
ターンオフサイリスタであるインバータの点弧パルスは
第１図に示す如く、基準三角波信号Vcと正弦波信号Vsを
比較して生成する。Vpは出力パルスを示す。同期式の場
合には、一周期中にふくまれる出力パルスVpのパルス数
Ｎは常に整数個になるが、インバータのスイッチング素
子のスイッチング周波数に制限がある為、上記パルス数
Ｎはインバータの出力周波数foが増加するとこれに対応
して低減させる必要がある。即ち、変調基準周波数＝fo
×Ｎが最大スイッチング周波数fmを越えないようにする
必要がある。しかしながら、インバータ負荷が交流電動
機である場合、電動機のトルク脈動を小さくする為に
は、fo×Ｎの値はできるだけ大きい方が良いので、第２
図に示す如く、パルス数Ｎを出力周波数foに応じて変化
させるが、この結果、変調基準周波数ｆは図示の如く不
連続に変化することになる。
この為、マイクロコンピュータを用いる従来のPWM制御
回路では、第３図に示す如く、この不連続に変化する変
調基準周波数ｆを函数として符号１で示すROMに記憶さ
せておき、これを呼び出してD/A変換器２でアナログ信
号に変換したのち電圧／周波数変換器３に導いて変調基
準周波数をもつPWM基準信号を得るようにしている。
回路では、第３図に示す如く、この不連続に変化する変
調基準周波数ｆを函数として符号１で示すROMに記憶さ
せておき、これを呼び出してD/A変換器２でアナログ信
号に変換したのち電圧／周波数変換器３に導いて変調基
準周波数をもつPWM基準信号を得るようにしている。
このように、従来のコンピュータ制御のPWM基準信号作
成回路では変調基準周波数に対応するROMのデジタル出
力をアナログ信号に戻す必要があるので回路が複雑で高
価になると云う欠点があった。
成回路では変調基準周波数に対応するROMのデジタル出
力をアナログ信号に戻す必要があるので回路が複雑で高
価になると云う欠点があった。
この発明は上記した従来の欠点を除去する為になされた
もので、マイクロコンピュータを用いてPWM制御回路に
おいて、該マイクロコンピュータの基準クロックの周波
数を第１のプログラマブルデバイダよりインバータ出力
周波数×出力パルス数に分周してPLL回路の分周数基準
として与え、該PLL回路の出力を第２のプログラマブル
デバイダで分周してPWM基準信号を生成せしめ、該PLL回
路のフィードバック入力として上記第２のプログラマブ
ルデバイダの出力を第３のデバイダで分周した周波数を
与えると共に上記第２のプログラマブルデバイダの分周
数は、第１のプログラマブルデバイダの分周数と同一タ
イミングで切換わる構成とすることによって、純デジタ
ル的に上記PWM基準信号を作成することができ、従っ
て、従来のものに比して安価である同期式PWMインバー
タの基準信号作成回路を提案するものである。
もので、マイクロコンピュータを用いてPWM制御回路に
おいて、該マイクロコンピュータの基準クロックの周波
数を第１のプログラマブルデバイダよりインバータ出力
周波数×出力パルス数に分周してPLL回路の分周数基準
として与え、該PLL回路の出力を第２のプログラマブル
デバイダで分周してPWM基準信号を生成せしめ、該PLL回
路のフィードバック入力として上記第２のプログラマブ
ルデバイダの出力を第３のデバイダで分周した周波数を
与えると共に上記第２のプログラマブルデバイダの分周
数は、第１のプログラマブルデバイダの分周数と同一タ
イミングで切換わる構成とすることによって、純デジタ
ル的に上記PWM基準信号を作成することができ、従っ
て、従来のものに比して安価である同期式PWMインバー
タの基準信号作成回路を提案するものである。
第４図はこの発明の一実施例を示すブロック図である。
同図において、10、20、30、40はプログラマブルデバイ
ダ（以下、分周器と略記する）であって、その分周数は
マイクロコンピュータ100によって制御される。50はPLL
回路であって、周波数てい倍器作用を行う。
ダ（以下、分周器と略記する）であって、その分周数は
マイクロコンピュータ100によって制御される。50はPLL
回路であって、周波数てい倍器作用を行う。
分周器10にはマイクロコンピュータ100の基準クロック
が入力される。分周器（分周数M1）10は基準クロックの
周波数fcをインバータの出力周波数foにパルス数最小公
倍数Ｘを乗じた周波数に分周する。例えば、fc＝2MHz、
Ｘ＝135、、fo＝０とすれば、分周数M1は十分大きい247
となるから、分周器10の出力精度は十分に高い。分周器
20は分周器10で分周された周波数fo×Ｘを分周数M2＝X/
Nなる値で分周する。Ｎは前記した出力パルスのパルス
数である。Ｎ＝45の場合、Ｘ＝135であると分周数M2＝
３となり、分周器20が出力する分周数はfo×45となる。
この分周数fo×45はPLL回路50の周波数基準となる。こ
のPLL回路50の出力は分周器（分周数M3）30に入力さ
れ、該分周器30の分周数M3は分周器20の分周数M2と同一
とされる。そして分周器30が出力する変調基準周波数ｆ
は分周器（分周数M4）40を通して上記PLL回路50にフィ
ードバックされる。
が入力される。分周器（分周数M1）10は基準クロックの
周波数fcをインバータの出力周波数foにパルス数最小公
倍数Ｘを乗じた周波数に分周する。例えば、fc＝2MHz、
Ｘ＝135、、fo＝０とすれば、分周数M1は十分大きい247
となるから、分周器10の出力精度は十分に高い。分周器
20は分周器10で分周された周波数fo×Ｘを分周数M2＝X/
Nなる値で分周する。Ｎは前記した出力パルスのパルス
数である。Ｎ＝45の場合、Ｘ＝135であると分周数M2＝
３となり、分周器20が出力する分周数はfo×45となる。
この分周数fo×45はPLL回路50の周波数基準となる。こ
のPLL回路50の出力は分周器（分周数M3）30に入力さ
れ、該分周器30の分周数M3は分周器20の分周数M2と同一
とされる。そして分周器30が出力する変調基準周波数ｆ
は分周器（分周数M4）40を通して上記PLL回路50にフィ
ードバックされる。
今、説明の便宜上、分周器30の分周数M3＝３（分周器20
の分周数M2と同一）、分周器40の分周数M4＝256とする
とPLL回路50の性質から、出力点51、31、41に現れる周
波数はそれぞれ256×３×Ｎ×fo、256×fo、fo×Ｎとな
る。PLL回路50の周波数基準＝fo×Ｎとフィードバック
入力の周波数＝fo×Ｎはパルス数Ｎに対して不連続に変
化することになるが、分周器20、30の分周数M2、M3を同
一としており、この変化は同時であるため位相的には変
化がなくPLL回路50の動作は安定である。また、PLL回路
50が分周期30に与える周波数M4×M3×Ｎ×foは出力周波
数foに比例して連続的に変化するため該回路の動作遅れ
は無視し得る。
の分周数M2と同一）、分周器40の分周数M4＝256とする
とPLL回路50の性質から、出力点51、31、41に現れる周
波数はそれぞれ256×３×Ｎ×fo、256×fo、fo×Ｎとな
る。PLL回路50の周波数基準＝fo×Ｎとフィードバック
入力の周波数＝fo×Ｎはパルス数Ｎに対して不連続に変
化することになるが、分周器20、30の分周数M2、M3を同
一としており、この変化は同時であるため位相的には変
化がなくPLL回路50の動作は安定である。また、PLL回路
50が分周期30に与える周波数M4×M3×Ｎ×foは出力周波
数foに比例して連続的に変化するため該回路の動作遅れ
は無視し得る。
この実施例では、上記のように、分周器30からは変調基
準周波数ｆ＝fo×ＮのM4倍の周波数が出力として取出さ
れるから、第１図の基準三角波Vcをデジタル的に生成す
る場合にその一周期のカウント数をM4とすればよい。
準周波数ｆ＝fo×ＮのM4倍の周波数が出力として取出さ
れるから、第１図の基準三角波Vcをデジタル的に生成す
る場合にその一周期のカウント数をM4とすればよい。
なお、上記実施例における分周器10と20は一つにまとめ
ることができる。
ることができる。
また、分周器40は固定のデバイダであっても良い。
この発明は以上説明したとおり、プログラマブルデバイ
ダとPLL回路を用いた純デジタル的な構成であるので、
従来に比し、安価に構成することができ、その構成も簡
単になるという効果がある。
ダとPLL回路を用いた純デジタル的な構成であるので、
従来に比し、安価に構成することができ、その構成も簡
単になるという効果がある。
第１図は同期式PWM信号の波形図、第２図はインバータ
出力周波数に対する変調基準周波数の関係を示す図、第
３図は従来のPWM基準信号作成回路のブロック図、第４
図はこの発明の一実施例のブロック図である。 図において、10〜40はプログラマブルデバイダ、50……
PLL回路、100……マイクロコンピュータ。
出力周波数に対する変調基準周波数の関係を示す図、第
３図は従来のPWM基準信号作成回路のブロック図、第４
図はこの発明の一実施例のブロック図である。 図において、10〜40はプログラマブルデバイダ、50……
PLL回路、100……マイクロコンピュータ。
Claims (1)
- 【請求項１】マイクロコンピュータにより分周数が制御
され、入力する基準クロックを分周してインバータの出
力周波数×出力パルス数に分周する第１のプログラマブ
ルデバイダ、この第１のプログラマブルデバイダの出力
を指令値として入力するPLL回路、上記マイクロコンピ
ュータにより第１のプログラマブルデバイダの分周数と
同一タイミングで分周数が切り換えられ、上記PLL回路
の出力を分周して、インバータのPWM基準信号を出力す
る第２のプログラマブルデバイダ、この第２のプログラ
マブルデバイダの出力を分周し上記PLL回路に帰還する
第３のプログラマブルデバイダを備えたことを特徴とす
る同期式PWMインバータの基準信号作成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181857A JPH0681510B2 (ja) | 1983-09-28 | 1983-09-28 | 同期式ｐｗｍインバータの基準信号作成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181857A JPH0681510B2 (ja) | 1983-09-28 | 1983-09-28 | 同期式ｐｗｍインバータの基準信号作成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074973A JPS6074973A (ja) | 1985-04-27 |
| JPH0681510B2 true JPH0681510B2 (ja) | 1994-10-12 |
Family
ID=16108043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181857A Expired - Lifetime JPH0681510B2 (ja) | 1983-09-28 | 1983-09-28 | 同期式ｐｗｍインバータの基準信号作成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681510B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62147962A (ja) * | 1985-12-20 | 1987-07-01 | Toshiba Corp | インバ−タの制御装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6024670B2 (ja) * | 1978-11-09 | 1985-06-14 | 株式会社東芝 | インバ−タ制御回路 |
| JPS55136732A (en) * | 1979-04-13 | 1980-10-24 | Sanyo Electric Co Ltd | Receiver of frequency synthesizer system |
-
1983
- 1983-09-28 JP JP58181857A patent/JPH0681510B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6074973A (ja) | 1985-04-27 |
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