JPS6074973A - 同期式ｐｗｍインバ−タの基準信号作成回路 - Google Patents
同期式ｐｗｍインバ−タの基準信号作成回路Info
- Publication number
- JPS6074973A JPS6074973A JP58181857A JP18185783A JPS6074973A JP S6074973 A JPS6074973 A JP S6074973A JP 58181857 A JP58181857 A JP 58181857A JP 18185783 A JP18185783 A JP 18185783A JP S6074973 A JPS6074973 A JP S6074973A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- reference signal
- divider
- pll circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＰＷＭインバータの基準信号をデジタル的に
生成する回路に関する。
生成する回路に関する。
同期式ＰＷＭインバータ例えばスイッチング素子がゲー
トターンオフザイリスクであるインバータの点弧パルス
は第１図に示す如く、基準三角波信号Ｖｃと正弦波信号
Ｖｃｓを比較して生成する。Ｖｐは出力パルスを示す。
トターンオフザイリスクであるインバータの点弧パルス
は第１図に示す如く、基準三角波信号Ｖｃと正弦波信号
Ｖｃｓを比較して生成する。Ｖｐは出力パルスを示す。
同期式の場合には、−周期中にふくまれる出力パルスＶ
ｐのパルス数Ｎは常に整数個になるが、インバータのス
イッチング素子のスイッチング周波数に制限がある為、
上記パルス数Ｎはインバータの出力周波数ｆＯが増加す
るとこれに対応して低減さセる必要がある。即ち、変量
基準周波数−ｆｏｘＮが最大スイッチング周波数ｆｍを
越えないようにする必要がある。しかしながら、インバ
ータ負荷が交流電動機である場合、電動機のトルク脈動
を小さくする為Ｇこは、ｆｏＸＮの値はできるだけ大き
い方が良いので、第２図に示す如く、パルス数Ｎを出力
周波数ｆｏに応して変化させるが、この結果、変調基準
周波数ｆは図示の如く不連続に変化することになる。
ｐのパルス数Ｎは常に整数個になるが、インバータのス
イッチング素子のスイッチング周波数に制限がある為、
上記パルス数Ｎはインバータの出力周波数ｆＯが増加す
るとこれに対応して低減さセる必要がある。即ち、変量
基準周波数−ｆｏｘＮが最大スイッチング周波数ｆｍを
越えないようにする必要がある。しかしながら、インバ
ータ負荷が交流電動機である場合、電動機のトルク脈動
を小さくする為Ｇこは、ｆｏＸＮの値はできるだけ大き
い方が良いので、第２図に示す如く、パルス数Ｎを出力
周波数ｆｏに応して変化させるが、この結果、変調基準
周波数ｆは図示の如く不連続に変化することになる。
この為、マイクロコンピュータを用いる従来のＰＷＭ制
御回路では、第３図に示す如く、この不連続に変化する
変調基準周波数ｆを函数として符号１で示すＲＯＭに記
憶させておき、これを呼び出してＤ／Ａ変換器２でアナ
ログ信号に変換したのち電圧／周波数変換器３に導いて
変調基準周波数をもつＰＷＭ基準信号を得るようにして
いる。
御回路では、第３図に示す如く、この不連続に変化する
変調基準周波数ｆを函数として符号１で示すＲＯＭに記
憶させておき、これを呼び出してＤ／Ａ変換器２でアナ
ログ信号に変換したのち電圧／周波数変換器３に導いて
変調基準周波数をもつＰＷＭ基準信号を得るようにして
いる。
このように、従来のコンピュータ制御のＰＷＭ基準信号
作成回路では変調基準周波数に対応するＲＯＭのデジタ
ル出力をアナログ信号に戻す必要があるので回路が複雑
で高価になると云う欠点があった。
作成回路では変調基準周波数に対応するＲＯＭのデジタ
ル出力をアナログ信号に戻す必要があるので回路が複雑
で高価になると云う欠点があった。
この発明は上記した従来の欠点を除去する為にりなされ
たもので、マイクロコンピュータを用いるＰＷＭ制御回
路において、該マイクロコンピュータの基準クロックの
周波数を第１のプログラマブルデバイダよりインバータ
出カ周波数×出カパルス数に分周してＰ Ｌ Ｌ回路の
周波数基準として与、え、該Ｐ Ｌ Ｌ ＠路の出力を
第２のプログラマブルデバイダで分周してＰＷＭ基準信
号を生成せしめ、該ＰＬＬ回路のフィードハック入力と
じて」二記第２のプログラマブルデバイダの出力を第３
のデバイダで分周した周波数を与えると共に上記第１、
第２のプログラマブルデバイダの分周数は同時に切換わ
る構成とすることによって、純デジタル的に上記ＰＷＭ
基準信号を作成することができ、従って、従来のものに
比して安価である同期式ＰＷＭインバータの基準信号作
成回路を描写するものである。
たもので、マイクロコンピュータを用いるＰＷＭ制御回
路において、該マイクロコンピュータの基準クロックの
周波数を第１のプログラマブルデバイダよりインバータ
出カ周波数×出カパルス数に分周してＰ Ｌ Ｌ回路の
周波数基準として与、え、該Ｐ Ｌ Ｌ ＠路の出力を
第２のプログラマブルデバイダで分周してＰＷＭ基準信
号を生成せしめ、該ＰＬＬ回路のフィードハック入力と
じて」二記第２のプログラマブルデバイダの出力を第３
のデバイダで分周した周波数を与えると共に上記第１、
第２のプログラマブルデバイダの分周数は同時に切換わ
る構成とすることによって、純デジタル的に上記ＰＷＭ
基準信号を作成することができ、従って、従来のものに
比して安価である同期式ＰＷＭインバータの基準信号作
成回路を描写するものである。
第４図はこの発明の一実施例を示すブロック図である。
同図において、１０．２ｏ、３０．４ｏはプログラマブ
ルデバイダ（以下、分周器と略記する）であって、その
分周数ばマイクロコンピュータ１００によって制御され
る。５ｏはＰ Ｌ Ｌ回路でって、周波数てい倍器作用
を行う。
ルデバイダ（以下、分周器と略記する）であって、その
分周数ばマイクロコンピュータ１００によって制御され
る。５ｏはＰ Ｌ Ｌ回路でって、周波数てい倍器作用
を行う。
分周器１０にはマイクロコンピュータ１００の基準クロ
ックが人力される。分周器（分周数Ｍ１）１０は基準ク
ロックの周波数ｆｃをインバータの出力周波数ｆＯにパ
ルス数最小公倍数Ｘを乗じた周波数に分周する。例えば
、ｆｃ＝２ＭＨ２、Ｘ＝１３５、Ｉ’ｏ＝５Ｑとすれば
、分周数Ｍ１は十分大ぎい２４７となるから、分周器１
０の出力積度は十分に高い。分周器２０は分周器１ｏで
分周された周波数ｆｏＸ）（を分周数Ｍ２＝Ｘ／Ｎなる
値で分周する。Ｎは前記した出力パルスのパルス数であ
る。Ｎ＝４５の場合、Ｘ＝１３５であると分周数Ｍ２−
３となり、分周器２０が出力する周波数はｒ ｏｘ４５
となる。この周波数ｆｏｘ４５はＰ Ｌ Ｌ回路５０の
周波数基準となる。このＰ Ｌ Ｌ回路５０の出力は分
周器（分周数Ｍ３）３０に入力され、該分周器３０が出
力する変調基ン（す、１波数ゴは分周器（分周数Ｍ４）
４０を通して上記ｐ Ｌ １．、 ｆｉｌｌ路５０にフ
ィードバックされる。
ックが人力される。分周器（分周数Ｍ１）１０は基準ク
ロックの周波数ｆｃをインバータの出力周波数ｆＯにパ
ルス数最小公倍数Ｘを乗じた周波数に分周する。例えば
、ｆｃ＝２ＭＨ２、Ｘ＝１３５、Ｉ’ｏ＝５Ｑとすれば
、分周数Ｍ１は十分大ぎい２４７となるから、分周器１
０の出力積度は十分に高い。分周器２０は分周器１ｏで
分周された周波数ｆｏＸ）（を分周数Ｍ２＝Ｘ／Ｎなる
値で分周する。Ｎは前記した出力パルスのパルス数であ
る。Ｎ＝４５の場合、Ｘ＝１３５であると分周数Ｍ２−
３となり、分周器２０が出力する周波数はｒ ｏｘ４５
となる。この周波数ｆｏｘ４５はＰ Ｌ Ｌ回路５０の
周波数基準となる。このＰ Ｌ Ｌ回路５０の出力は分
周器（分周数Ｍ３）３０に入力され、該分周器３０が出
力する変調基ン（す、１波数ゴは分周器（分周数Ｍ４）
４０を通して上記ｐ Ｌ １．、 ｆｉｌｌ路５０にフ
ィードバックされる。
今、説明の便宜」二、分周器３０の分周数Ｍ３−３ （
分周器２０の分周数Ｍ２と同一）、分周器４０の分周数
Ｍ４−２５６とするとＰ Ｉ−Ｌ回路５０の性質から、
出力点５１．３１．４１に現れる周波数はそれぞれ２５
６Ｘ３ＸＮＸｆｏ、２５５ｘＮＸｆｏ、２５６ＸＮとな
る。ＰＬＬ回路５０の周波数基準−ｆｏｘＮとフィード
バック入力の周波数−Ｍ３ＸＮばパルス数Ｎに対して不
連続に変化することになるが、この変化は同時であるた
め位相的には変化がなく Ｐ Ｌ Ｌ回路５０の動作は
安定である。また、Ｐ Ｌ、 Ｌ、回路５０が分周期３
０に与える周波数Ｍ４ｘＭ３ｘＮｘｆｏは出力周波数ｆ
Ｏに比例して連続的に変化するため該回路の動作遅れは
無視し得る。
分周器２０の分周数Ｍ２と同一）、分周器４０の分周数
Ｍ４−２５６とするとＰ Ｉ−Ｌ回路５０の性質から、
出力点５１．３１．４１に現れる周波数はそれぞれ２５
６Ｘ３ＸＮＸｆｏ、２５５ｘＮＸｆｏ、２５６ＸＮとな
る。ＰＬＬ回路５０の周波数基準−ｆｏｘＮとフィード
バック入力の周波数−Ｍ３ＸＮばパルス数Ｎに対して不
連続に変化することになるが、この変化は同時であるた
め位相的には変化がなく Ｐ Ｌ Ｌ回路５０の動作は
安定である。また、Ｐ Ｌ、 Ｌ、回路５０が分周期３
０に与える周波数Ｍ４ｘＭ３ｘＮｘｆｏは出力周波数ｆ
Ｏに比例して連続的に変化するため該回路の動作遅れは
無視し得る。
この実施例では、上記のように、分周器３０からは変調
基準周波数ｆ＝ｆｏ×ＮのＭ４倍の周波数が出力として
取出されるから、第１図の基準三角波Ｖｃをデジタル的
に生成する場合にその一周期のカウント数をＭ４とすれ
ばよい。
基準周波数ｆ＝ｆｏ×ＮのＭ４倍の周波数が出力として
取出されるから、第１図の基準三角波Ｖｃをデジタル的
に生成する場合にその一周期のカウント数をＭ４とすれ
ばよい。
なお、上記実施例における分周器１０と２０は一つにま
とめることができる。
とめることができる。
また、分Ｐａ器４０は固定のデバイダであっても良い。
この発明は以上説明したとおり、プログラマブルデバイ
ダとＰ Ｌ １．、回路を用いた純デジタル的な構成で
あるので、従来に比し、安価に構成することができ、そ
の構成も簡単になるという効果がある。
ダとＰ Ｌ １．、回路を用いた純デジタル的な構成で
あるので、従来に比し、安価に構成することができ、そ
の構成も簡単になるという効果がある。
第１図は同期式ＰＷＭ信号の波形図、第２図はインバー
タ出力周波数に対する変調基準ｌ？７１波数の関係を示
す図、第３図は従来のＰＷＭ基準信号作成回路のブロッ
ク図、第４図はこの発明の一実施例のブロック図である
。 関において、１０〜４０はプログラマブルデバイダ、５
０−Ｐ Ｌ Ｌ回路、１００−マイクロコンピュータ。 代理人 大 岩 増 雄 第 １ 図 第 ３ 図
タ出力周波数に対する変調基準ｌ？７１波数の関係を示
す図、第３図は従来のＰＷＭ基準信号作成回路のブロッ
ク図、第４図はこの発明の一実施例のブロック図である
。 関において、１０〜４０はプログラマブルデバイダ、５
０−Ｐ Ｌ Ｌ回路、１００−マイクロコンピュータ。 代理人 大 岩 増 雄 第 １ 図 第 ３ 図
Claims (1)
- （１）マイク０：】ンビュータにより制御される第１及
び第２のプログラマブルデバイダ、上記第１のプログラ
マブルデバイダから周波数基準を受けこれをでい倍して
上記第２のプログラマブルデバイダに与えるＰ Ｌ １
．、、回路、上記第２のプログラマブルデバイダの出力
を分周して上記Ｐ Ｌ Ｌ回路にフィートバックする第
３のデバイダを具え、上記第］のプログラマブルデバイ
ダには上記マイクロコンピュータの基準り（コンクの周
波数をインバータ出力周波数×出力パルス数に分周する
分周数を与え、該分周数と上記第２のプログラマブルデ
バイダの分周数とを同一タイミングで切換えて」二記第
２のプログラマブルデバイダからＰＷＭ基準信号を生成
させることを特徴とする同期式ＰＷＭインノ＼−夕の基
準信号作成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181857A JPH0681510B2 (ja) | 1983-09-28 | 1983-09-28 | 同期式ｐｗｍインバータの基準信号作成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181857A JPH0681510B2 (ja) | 1983-09-28 | 1983-09-28 | 同期式ｐｗｍインバータの基準信号作成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074973A true JPS6074973A (ja) | 1985-04-27 |
| JPH0681510B2 JPH0681510B2 (ja) | 1994-10-12 |
Family
ID=16108043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181857A Expired - Lifetime JPH0681510B2 (ja) | 1983-09-28 | 1983-09-28 | 同期式ｐｗｍインバータの基準信号作成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681510B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62147962A (ja) * | 1985-12-20 | 1987-07-01 | Toshiba Corp | インバ−タの制御装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5566288A (en) * | 1978-11-09 | 1980-05-19 | Toshiba Corp | Inverter control circuit |
| JPS55136732A (en) * | 1979-04-13 | 1980-10-24 | Sanyo Electric Co Ltd | Receiver of frequency synthesizer system |
-
1983
- 1983-09-28 JP JP58181857A patent/JPH0681510B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5566288A (en) * | 1978-11-09 | 1980-05-19 | Toshiba Corp | Inverter control circuit |
| JPS55136732A (en) * | 1979-04-13 | 1980-10-24 | Sanyo Electric Co Ltd | Receiver of frequency synthesizer system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62147962A (ja) * | 1985-12-20 | 1987-07-01 | Toshiba Corp | インバ−タの制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0681510B2 (ja) | 1994-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3327028B2 (ja) | 周波数シンセサイザ | |
| JP2000209033A (ja) | 位相同期ル―プ回路及びそれを使用した周波数変調方法 | |
| JPS6074973A (ja) | 同期式ｐｗｍインバ−タの基準信号作成回路 | |
| KR100209739B1 (ko) | 주파수 발생장치 | |
| US5559477A (en) | Pulse generator having controlled delay to control duty cycle | |
| JPS6074972A (ja) | 同期式ｐｗｍインバ−タの基準信号作成回路 | |
| JP2636835B2 (ja) | 周波数制御回路 | |
| WO2001080426A1 (fr) | Circuit pll | |
| JPS6126316B2 (ja) | ||
| JPH0763147B2 (ja) | Ｐｌｌ回路 | |
| JPH0336114Y2 (ja) | ||
| JPH01103169A (ja) | Ｐｗｍインバータ装置の制御回路 | |
| JP3883812B2 (ja) | Ｐｌｌ回路 | |
| JPH0732606B2 (ja) | 電流形インバ−タの制御装置 | |
| JPS63229917A (ja) | 奇数分の１分周器 | |
| JP2698572B2 (ja) | 分周回路 | |
| SU1016837A1 (ru) | Устройство дл управлени многофазным преобразователем частоты | |
| JP2575633B2 (ja) | 多重化ｐｗｍインバ−タ | |
| JPS5464956A (en) | Pll circuit | |
| JPH01261027A (ja) | 周波数シンセサイザ装置 | |
| US6847264B2 (en) | Method for generating wander or wander sequences | |
| JPH03758Y2 (ja) | ||
| US4400668A (en) | Period proportional two-phase voltage controlled oscillator | |
| KR890015515A (ko) | Pll 회로 | |
| JPS62171228A (ja) | デジタルｐｌｌ回路 |