JPH01103169A - Ｐｗｍインバータ装置の制御回路 - Google Patents
Ｐｗｍインバータ装置の制御回路Info
- Publication number
- JPH01103169A JPH01103169A JP62262019A JP26201987A JPH01103169A JP H01103169 A JPH01103169 A JP H01103169A JP 62262019 A JP62262019 A JP 62262019A JP 26201987 A JP26201987 A JP 26201987A JP H01103169 A JPH01103169 A JP H01103169A
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- 230000001360 synchronised effect Effects 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000001934 delay Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分針 。
本発明はＰＷＭインバータ装置の制御回路に関するもの
で、さらに詳しく言えば高調波成分の少ない出力を得る
ことかできる制御回路に関するものである＠ 従来技術とその間電点 直流電源から交流電力を得るインバータ装置では出力波
形を改善することが不可欠であり、その改譬方法として
ＰＷＭ （バ／Ｌ／ｙ幅変、ｊ４）方式が広く採用され
ている。このＰＷＭ方式は第５図に示したように、変調
信号ａＳ （正弦波）とキャリア信号ａＣ（三角波）と
を比較器に入力し、その大小に応じたパｌｖス幅を出力
させてスイッチング素子の駆動信号とするもので、スイ
ッチング素子のメイッチング損失が増加しない程度にキ
ャリア信号ＳＯの周波数を変調信号ａｓに対して高くし
ている。
で、さらに詳しく言えば高調波成分の少ない出力を得る
ことかできる制御回路に関するものである＠ 従来技術とその間電点 直流電源から交流電力を得るインバータ装置では出力波
形を改善することが不可欠であり、その改譬方法として
ＰＷＭ （バ／Ｌ／ｙ幅変、ｊ４）方式が広く採用され
ている。このＰＷＭ方式は第５図に示したように、変調
信号ａＳ （正弦波）とキャリア信号ａＣ（三角波）と
を比較器に入力し、その大小に応じたパｌｖス幅を出力
させてスイッチング素子の駆動信号とするもので、スイ
ッチング素子のメイッチング損失が増加しない程度にキ
ャリア信号ＳＯの周波数を変調信号ａｓに対して高くし
ている。
ところが、このようなＰＷＭ方式では、キャリア信号ｅ
ｃとしての三角波を得るための回路が必要であり、しか
もこの回路で得られる三角波のゲインや傾斜が変化する
と、スイッチング素子の駆動信号としてのＰＷＭ駆動信
号が変化し、インバータ装置の出力電圧変動を引き起こ
すという欠点があった。また第３図のように、スイッチ
ング素子がブリッジ接続されてなるブリッジ形インバー
タ装置では、直列接続されたスイッチング素子Ｔ１１
Ｔ２とスイッチング素子Ｔ５ ｅ Ｔ４とがＴ１ ＋
Ｔ４ ：オン、Ｔ２ ＋ Ｔ５ ：オフまたはＴ１ ｒ
Ｔ４ ：オフ、Ｔ２ ｒ Ｔ３ ：オンの如く交互に
動作するため、各スイッチング素子のオンーオフの切り
換わり時にスイッチング素子Ｔ１とＴ２との同時オンお
よびスイッチング素子Ｔ３とＴ４との同時オンを防止す
る必要がある。このため第４図の斜線で示したように、
スイッチング素子Ｔ１ ＋ Ｔ４ （Ｔ３＋Ｔ２）のオ
ンモードではスイッチング素子Ｔ５ ｓ Ｔ２ （Ｔ１
＊ Ｔ４）のオフの後一定時間経過してからスイッチ
ング素子Ｔ１．Ｔ４（Ｔ３ ｔ Ｔ２ ）がオンするよ
うにＰＷＭ駆動信号が一律にカットされて入力される。
ｃとしての三角波を得るための回路が必要であり、しか
もこの回路で得られる三角波のゲインや傾斜が変化する
と、スイッチング素子の駆動信号としてのＰＷＭ駆動信
号が変化し、インバータ装置の出力電圧変動を引き起こ
すという欠点があった。また第３図のように、スイッチ
ング素子がブリッジ接続されてなるブリッジ形インバー
タ装置では、直列接続されたスイッチング素子Ｔ１１
Ｔ２とスイッチング素子Ｔ５ ｅ Ｔ４とがＴ１ ＋
Ｔ４ ：オン、Ｔ２ ＋ Ｔ５ ：オフまたはＴ１ ｒ
Ｔ４ ：オフ、Ｔ２ ｒ Ｔ３ ：オンの如く交互に
動作するため、各スイッチング素子のオンーオフの切り
換わり時にスイッチング素子Ｔ１とＴ２との同時オンお
よびスイッチング素子Ｔ３とＴ４との同時オンを防止す
る必要がある。このため第４図の斜線で示したように、
スイッチング素子Ｔ１ ＋ Ｔ４ （Ｔ３＋Ｔ２）のオ
ンモードではスイッチング素子Ｔ５ ｓ Ｔ２ （Ｔ１
＊ Ｔ４）のオフの後一定時間経過してからスイッチ
ング素子Ｔ１．Ｔ４（Ｔ３ ｔ Ｔ２ ）がオンするよ
うにＰＷＭ駆動信号が一律にカットされて入力される。
ところが、このカット分がＰＷＭ駆動信号のバρス幅に
対して一定の割合でないため、インバータ装置の出力電
圧歪を引き起こすという欠点があった・発明の目的 本発明は上記欠点を解消するもので、パルス発生器から
得られるクロックパルスにアナログ基準出力波形を同期
させ、この基準出力波形と実出力波形とを比較して誤差
分に対応した誤差信号を出力させ、この誤差信号をスイ
ッチング素子のＰＷＭ駆動信号とすることにより、ＰＷ
Ｍインバータ装置の出力高調波成分を少なくすることが
できる制御回路を得ることを目的とする。
対して一定の割合でないため、インバータ装置の出力電
圧歪を引き起こすという欠点があった・発明の目的 本発明は上記欠点を解消するもので、パルス発生器から
得られるクロックパルスにアナログ基準出力波形を同期
させ、この基準出力波形と実出力波形とを比較して誤差
分に対応した誤差信号を出力させ、この誤差信号をスイ
ッチング素子のＰＷＭ駆動信号とすることにより、ＰＷ
Ｍインバータ装置の出力高調波成分を少なくすることが
できる制御回路を得ることを目的とする。
発明の構成
本発明のＰＷＭインバータ装置の制御回路は、クロック
バｌｖヌを発生させるパルス発生器と、このクロックパ
／Ｉ／スにアナログ基準出力波形を同期させる基準出力
波形発生回路と、この基準出力波形と実出力波形とを比
較して誤差分に対応した誤差信号を出力する比較器と、
この誤差信号をディジタル変換してバイナリ−誤差信号
を得るム一り変換器と、少なくともクロックパルスに同
期させたアナログ基準出力波形に対する実出力波形の誤
差分を補正するデータが格納され、前記バイナリ−誤差
信号に基づいて格納されたデータから所定の信号をサン
７’Ａ／出力するメモリー回路と、このメモリー回路の
信号をスイッチング素子のＰＷＭ駆動信号に変換する駆
動回路とからなることを特徴とするものである。
バｌｖヌを発生させるパルス発生器と、このクロックパ
／Ｉ／スにアナログ基準出力波形を同期させる基準出力
波形発生回路と、この基準出力波形と実出力波形とを比
較して誤差分に対応した誤差信号を出力する比較器と、
この誤差信号をディジタル変換してバイナリ−誤差信号
を得るム一り変換器と、少なくともクロックパルスに同
期させたアナログ基準出力波形に対する実出力波形の誤
差分を補正するデータが格納され、前記バイナリ−誤差
信号に基づいて格納されたデータから所定の信号をサン
７’Ａ／出力するメモリー回路と、このメモリー回路の
信号をスイッチング素子のＰＷＭ駆動信号に変換する駆
動回路とからなることを特徴とするものである。
実施例
以下実施例により説明する。第１図は本発明のＰＷＭイ
ンバータ装置の制御回路のブロック図である。第１図に
おいて、クロックパルスを発生させるパルス発生器は１
で、安定な発振周波数が得られる水晶発振器を用いてい
る。このパルス発生器１の出力は１３ビツトのバイナリ
−カウンターからなる分周回路２＃ｃ入力され、その出
力は基準出力波形発生回路３と後述するメモリー回路４
とに入力される。基準出力波形発生回路３Ｎ：は１０ビ
ツトの分局出力が入力され、Ｄ−ム変換されてたとえば
正弦波のようなアナログ基準出力波形に同期させて出力
する。
ンバータ装置の制御回路のブロック図である。第１図に
おいて、クロックパルスを発生させるパルス発生器は１
で、安定な発振周波数が得られる水晶発振器を用いてい
る。このパルス発生器１の出力は１３ビツトのバイナリ
−カウンターからなる分周回路２＃ｃ入力され、その出
力は基準出力波形発生回路３と後述するメモリー回路４
とに入力される。基準出力波形発生回路３Ｎ：は１０ビ
ツトの分局出力が入力され、Ｄ−ム変換されてたとえば
正弦波のようなアナログ基準出力波形に同期させて出力
する。
この同期した基準出力波形は比較器５の一方の入力端子
に入力され、前記比較器５の他方の入力端子には実出力
波形が入力されて誤差分に対応した誤差信号が得られる
ように構成されている。この誤差信号はム一り変換器６
に入力されて６ビツトのバイナリ−誤差信号に変換され
る・一方、メモリー回路４は６４にビットＲＯＭからな
り、一部を基準出力波形発生回路５に対する入力と共通
にした７ビツトの分周出力が入力され、クロックパルス
に同期したアナログ基準出力波形に対する実出力波形の
誤差分を補正するデータを格納している。そして前記バ
イナリ−誤差信号に対応した所定の信号を駆動回路７に
サンプル出力する。この駆動回路７により前記サン１μ
出力された信号がブリッジ形インバータ装置の４個のス
イッチング素子のＰＷＭ駆動信号に変換され、実出力波
形がクロックバルヌに同期したアナログ基準出力波形に
一致するように４個のスイッチング素子をオン、オフ制
御させることになるので、出力高調波成分を少なくする
ことができる。実験したところ、直流入力電圧５０ｖに
対し、２０ムの抵抗負荷で基本波成分９８．８％、第３
高調波１．２％が得られたＯ なお、上記したメモリー回路４には、誤差分を補正する
データ以外にスイッチング素子Ｔ１とＴ２との同時オン
およびスイッチング素子Ｔ３とＴ４との同時オンを防止
するため、第２図に示したように、スイッチング素子Ｔ
１ ｔ Ｔ４（Ｔ５ｙＴ２）のオンモードではスイッチ
ング素子Ｔ３ ＋ Ｔ２（Ｔ１１’ｌ’４）のオフをス
イッチング素子Ｔ１１Ｔ４（Ｔ５ 、Ｔ２ ）のオンに
対して早くするとともに、スイッチング素子ＴＩ ＋Ｔ
４ （Ｔ３＋Ｔ２）のオフセードではスイッチング素子
Ｔ３．Ｔ２ （ＴＩ ＋Ｔ４）のオンをスイッチング素
子Ｔ１ ｅＴ４ （Ｔ３＊Ｔ２）のオフに対して遅くす
るようなデータが格納されている。従ってスイッチング
素子Ｔ１およびＴ４は、カット分のないＰＷＭ駆動信号
によって駆動されるので、インバータ装置の出力電圧歪
を軽減させることができる。
に入力され、前記比較器５の他方の入力端子には実出力
波形が入力されて誤差分に対応した誤差信号が得られる
ように構成されている。この誤差信号はム一り変換器６
に入力されて６ビツトのバイナリ−誤差信号に変換され
る・一方、メモリー回路４は６４にビットＲＯＭからな
り、一部を基準出力波形発生回路５に対する入力と共通
にした７ビツトの分周出力が入力され、クロックパルス
に同期したアナログ基準出力波形に対する実出力波形の
誤差分を補正するデータを格納している。そして前記バ
イナリ−誤差信号に対応した所定の信号を駆動回路７に
サンプル出力する。この駆動回路７により前記サン１μ
出力された信号がブリッジ形インバータ装置の４個のス
イッチング素子のＰＷＭ駆動信号に変換され、実出力波
形がクロックバルヌに同期したアナログ基準出力波形に
一致するように４個のスイッチング素子をオン、オフ制
御させることになるので、出力高調波成分を少なくする
ことができる。実験したところ、直流入力電圧５０ｖに
対し、２０ムの抵抗負荷で基本波成分９８．８％、第３
高調波１．２％が得られたＯ なお、上記したメモリー回路４には、誤差分を補正する
データ以外にスイッチング素子Ｔ１とＴ２との同時オン
およびスイッチング素子Ｔ３とＴ４との同時オンを防止
するため、第２図に示したように、スイッチング素子Ｔ
１ ｔ Ｔ４（Ｔ５ｙＴ２）のオンモードではスイッチ
ング素子Ｔ３ ＋ Ｔ２（Ｔ１１’ｌ’４）のオフをス
イッチング素子Ｔ１１Ｔ４（Ｔ５ 、Ｔ２ ）のオンに
対して早くするとともに、スイッチング素子ＴＩ ＋Ｔ
４ （Ｔ３＋Ｔ２）のオフセードではスイッチング素子
Ｔ３．Ｔ２ （ＴＩ ＋Ｔ４）のオンをスイッチング素
子Ｔ１ ｅＴ４ （Ｔ３＊Ｔ２）のオフに対して遅くす
るようなデータが格納されている。従ってスイッチング
素子Ｔ１およびＴ４は、カット分のないＰＷＭ駆動信号
によって駆動されるので、インバータ装置の出力電圧歪
を軽減させることができる。
また、本発明の制御回路は、クロックパルスに同期した
アナログ基準出力波形と実出力波形との誤差分に対応し
た誤差信号なＡ−Ｄ変換器６によりディジタル変換して
いるので、演算速度という点において、同じ機能をマイ
クロプロセッサを用いて構成するより高速性にすぐれ、
瞬時応答特性を向上させることができる。
アナログ基準出力波形と実出力波形との誤差分に対応し
た誤差信号なＡ−Ｄ変換器６によりディジタル変換して
いるので、演算速度という点において、同じ機能をマイ
クロプロセッサを用いて構成するより高速性にすぐれ、
瞬時応答特性を向上させることができる。
さらに、従来のＰＷＭインバータ装置の制御回路に用い
られ、出力電圧変動の原因になっていた三角波を発生さ
せる回路や、出力電圧歪の原因になっていたスイッチン
グ素子のオンを一律に遅延させる回路を設ける必要はな
く、回路を簡素化することができる。
られ、出力電圧変動の原因になっていた三角波を発生さ
せる回路や、出力電圧歪の原因になっていたスイッチン
グ素子のオンを一律に遅延させる回路を設ける必要はな
く、回路を簡素化することができる。
上記した本発明の実施例では、基準出力波形を正弦波と
して説明したが、基準出力波形に三角波などの種々の波
形を選択すれば、任意の安定した出力波形を得ることが
でき、かつその周波数もバ〃ス発生器１から得られるク
ロックパルスの周波数を変化させることにより、容品に
変化させることができる。
して説明したが、基準出力波形に三角波などの種々の波
形を選択すれば、任意の安定した出力波形を得ることが
でき、かつその周波数もバ〃ス発生器１から得られるク
ロックパルスの周波数を変化させることにより、容品に
変化させることができる。
発明の効果
実施例において詳述した如く、本発明のＰＷＭインバー
タ装置の制御回路は、構成を簡素化することができ、し
かも出力高調波成分を少なくでき、瞬時応答特性を向上
さ、せることができる。
タ装置の制御回路は、構成を簡素化することができ、し
かも出力高調波成分を少なくでき、瞬時応答特性を向上
さ、せることができる。
第１１ｍは本発明のＰＷＭインバータ装置の制御回路の
ブロック図、第２図はそのＰＷＭ駆動信号波形図、第３
図はブリッジ形インバータ装置の回路図、第４図は従来
のＰＷＭ駆動信号波形図、第５図は従来のＰＷＭインバ
ータ装置の制御方式を説明するための図である。 １・・・バ／ｌ／ス発生器 ２・・・分周回路３
・・・基準出力波形発生回路 ４・・・メモリー回路
５・・・比較器 ６・・・ム一り変換器７
・・・駆動回路
ブロック図、第２図はそのＰＷＭ駆動信号波形図、第３
図はブリッジ形インバータ装置の回路図、第４図は従来
のＰＷＭ駆動信号波形図、第５図は従来のＰＷＭインバ
ータ装置の制御方式を説明するための図である。 １・・・バ／ｌ／ス発生器 ２・・・分周回路３
・・・基準出力波形発生回路 ４・・・メモリー回路
５・・・比較器 ６・・・ム一り変換器７
・・・駆動回路
Claims (1)
- クロックパルスを発生させるパルス発生器と、このクロ
ックパルスにアナログ基準出力波形を同期させる基準出
力波形発生回路と、得られた基準出力波形と実出力波形
とを比較して誤差分に対応した誤差信号を出力する比較
器と、この誤差信号をディジタル変換してバイナリー誤
差信号を得るＡ−Ｄ変換器と、少なくとも同期させた基
準出力波形に対する実出力波形の誤差分を補正するデー
タが格納されたメモリー回路とを備え、前記バイナリー
誤差信号に基づいてメモリー回路内に格納されたデータ
から所定の信号を出力し、この信号をスイッチング素子
のＰＷＭ駆動信号に変換する駆動回路に入力し、このＰ
ＷＭ駆動信号により前記スイッチング素子のオン、オフ
を制御して実出力波形を基準出力波形に一致させるよう
に動作させることを特徴とするＰＷＭインバータ装置の
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62262019A JPH01103169A (ja) | 1987-10-16 | 1987-10-16 | Ｐｗｍインバータ装置の制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62262019A JPH01103169A (ja) | 1987-10-16 | 1987-10-16 | Ｐｗｍインバータ装置の制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01103169A true JPH01103169A (ja) | 1989-04-20 |
Family
ID=17369887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62262019A Pending JPH01103169A (ja) | 1987-10-16 | 1987-10-16 | Ｐｗｍインバータ装置の制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01103169A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404704B1 (en) | 1999-03-05 | 2002-06-11 | Eta Sa Fabriques D'ebauches | Dial including brilliants, appliques or other applied elements and method for securing such elements thereto |
-
1987
- 1987-10-16 JP JP62262019A patent/JPH01103169A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404704B1 (en) | 1999-03-05 | 2002-06-11 | Eta Sa Fabriques D'ebauches | Dial including brilliants, appliques or other applied elements and method for securing such elements thereto |
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