JPH0631996B2 - オーディオ信号データ処理装置 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明はオーディオ信号データ処理装置に関する。

背景技術 家庭や車内においてコンサートホールや劇場における音
響空間、例えば、残響音や臨場感を作り出すために音場
制御をなすことができるオーディオ信号データ処理装置
が公知であり、例えば特開昭６４−７２６１５号公報に
示されている。このようなオーディオ信号処理装置にお
いては、チューナ等のオーディオ信号源から出力された
オーディオ信号をディジタル処理することにより音場制
御を施すＤＳＰ（ディジタル信号処理プロセッサ）が設
けられている。ＤＳＰは四則演算等の演算処理を高速で
繰り返し行なうことができるようになっている。

しかしながら、音場制御をきめ細かく行なうためにディ
ジタル処理速度を速くせんとすれば高価な素子を用いる
必要があり、ＤＳＰの低コスト化が問題となっていた。

発明の概要 そこで、本発明の目的は、低速度の素子を用いても十分
な精度の音場制御を行なうことができるオーディオ信号
データ処理装置を提供することである。

本発明のオーディオ信号データ処理装置は、オーディオ
信号データを順次供給する入力手段と、第１のデータメ
モリと、オーディオ信号データを第１のデータメモリへ
書き込みかつ第１のデータメモリから読み出す第１のデ
ータメモリ制御手段と、第２のデータメモリと、オーデ
ィオ信号データを第２のデータメモリへ書き込みかつ第
２のデータメモリから読み出す第２のデータメモリ制御
手段と、第１及び第２のデータメモリのうちの少なくと
も１に書き込まれたオーディオ信号データに対して所定
係数を乗算する演算手段と、演算手段の演算結果に応じ
てオーディオ信号データを出力する出力手段と、入力手
段、出力手段、第１及び第２のデータメモリ並びに演算
手段間のオーディオ信号データの転送を行なう第１のデ
ータバスと、遅延メモリと、第２のデータメモリから読
み出されたオーディオ信号データを所定時間だけ遅延さ
せるように遅延メモリに対する書き込み及び読み出しを
制御する遅延メモリ制御手段と、第２のデータメモリ及
び遅延メモリ間のオーディオ信号データの転送を行なう
第２のデータバスとを備えたことを特徴としている。

実施例 以下、本発明の実施例を図面を参照しつつ詳細に説明す
る。

第１図に示した本発明の一実施例たるオーディオ信号デ
ータ処理装置においては、アナログオーディオ信号がＡ
／Ｄ変換器１を介してＤＳＰ２内の入出力インターフェ
ース３に供給される。入出力インターフェース３には第
１データバス４が接続されている。第１データバス４に
はオーディオ信号データを記憶するデータメモリとして
２つの信号データＲＡＭ５，６が接続されている。ま
た、データバス４にはバッファメモリ７が接続されてお
り、バッファメモリ７の出力は乗算器８の一方の入力に
接続されている。乗算器８の他方の入力には係数データ
を保持するためのバッファメモリ９が接続され、バッフ
ァメモリ９には更に複数の係数データを記憶する係数デ
ータＲＡＭ１０が接続されている。ＡＬＵ（演算器）１
１は乗算器８の計算出力の累算等の演算をするために設
けられており、一方の入力に乗算器８の計算出力が供給
される。他方の入力にはＡＬＵ１１の計算出力を保持す
るアキュームレータ１２の出力が供給される。またアキ
ュームレータ１２の出力はデータバス４に接続されてい
る。

信号データＲＡＭ５にはメモリ制御回路３１が接続され
ている。メモリ制御回路３１はＲＡＭ５の指定アドレス
へのデータ書き込み及び指定アドレスからデータの読み
出しを制御する制御信号を発生する。信号データＲＡＭ
６にはメモリ制御回路３１と同様のメモリ制御回路３２
が切替回路３３を介して接続されている。切替回路３３
はメモリ制御回路３１からの制御信号によってＲＡＭ６
の指定アドレスへのデータ書き込み及び指定アドレスか
らデータの読み出しが行なわれるように切り替える。ま
た、ＲＡＭ１０にはメモリ制御回路３１と同様のメモリ
制御回路３４が接続されている。

信号データＲＡＭ６は第１データバス４とは別の第２デ
ータバス１４にも接続されている。具体的には第２図に
示すようにＲＡＭ６と第１データバス４との間には３ス
テートバッファ３９ａ，３９ｂが設けられ、また、ＲＡ
Ｍ６と第２データバス１４との間には３ステートバッフ
ァ４０ａ，４０ｂが設けられている。バッファ３９ａ，
３９ｂ，４０ａ，４０ｂは後述のシーケンスコントロー
ラ１８からの命令信号に応じて個別にオンオフする。す
なわち、第１データバス４からの信号データをＲＡＭ６
に書き込む場合にはバッファ３９ａがオンとなり、ＲＡ
Ｍ６から第１データバス４に信号データを読み出す場合
にはバッファ３９ｂがオンとなる。同様に第２データバ
ス１４からの信号データをＲＡＭ６に書き込む場合には
バッファ４０ａがオンとなり、ＲＡＭ６から第２データ
バス１４に信号データを読み出す場合にはバッファ４０
ｂがオンとなる。このように命令信号に応じてオンとな
る３ステートバッファは３９ａ，３９ｂ，４０ａ，４０
ｂのうちの常にいずれか１である。

データバス１４には外部ＲＡＭ１５とのデータ転送用の
インターフェース１６が接続されている。外部ＲＡＭ１
５はオーディオ信号データの遅延信号データを作成する
ために設けられた遅延用メモリであり、記憶容量が大な
るほど遅延時間の長い信号データを作成することができ
る。ＲＡＭ１５の書き込み及び読み出しアドレスを指定
するためにメモリ制御回路３５が設けられ、メモリ制御
回路３５には遅延時間データＲＡＭ１７が接続されてい
る。ＲＡＭ１７における遅延時間データの書き込み及び
読み出しはメモリ制御回路３８によって制御される。

インターフェース３，１６、乗算器８、バッファメモリ
７，９、ＡＬＵ１１、アキュームレータ１２、メモリ制
御回路３１，３２，３４，３５，３８及び切替回路３３
の動作はシーケンスコントローラ１８によって制御され
る。シーケンスコントローラ１８にはプログラムＲＡＭ
１９が接続されており、プログラムＲＡＭ１９に書き込
まれたプログラムに従って動作する。プログラムＲＡＭ
１９にはプログラムカウンタ２０が接続され、プログラ
ムカウンタ２０の計数値が加算される毎にその新たな計
数値に対応するステップの命令コードがプログラムＲＡ
Ｍ１９から読み出されてシーケンスコントローラ１８に
供給される。また、シーケンスコントローラ１８には後
述のマイクロコンピュータ２４からの指令を複数保持す
るレジスタ２１が接続されている。

プログラムＲＡＭ１９及びレジスタ２１はメインバス２
２に各々接続されている。メインバス２２にはインター
フェース２３を介してマイクロコンピュータ２４が接続
されている。またメインバス２２には転送バッファ２
６，２７が接続されている。転送バッファ２６はマイク
ロコンピュータ２４から供給される係数データをＲＡＭ
１０に記憶させるために一時的に保持する。転送バッフ
ァ２７はマイクロコンピュータ２４から供給される遅延
時間データをＲＡＭ１７に記憶させるために一時的に保
持する。

マイクロコンピュータ２４はマイクロプロセッサ、ＲＡ
Ｍ、ＲＯＭ及びインターフェース（共に図示せず）から
構成されている。マイクロコンピュータ２４にはキーボ
ード２５が接続されている。キーボード２５には音場特
性の異なるホール１、ホール２……の如く音場モードを
指定する複数のモードキーやグラフィックイコライザ調
整の周波数帯域設定キー、レベル調整キー及びミュート
キー（共に図示せず）等の複数のキーが設けられてい
る。マイクロコンピュータ２４のＲＯＭにはマイクロコ
ンピュータ２４自身が処理するＤＳＰ制御プログラムの
他にシーケンスコントローラ１８が処理する複数のシー
ケンス制御プログラム、ＲＡＭ１０に供給する複数の係
数データ群、ＲＡＭ１７に供給する読み出しアドレス設
定用の複数の遅延時間データ群が予め書き込まれてい
る。

ＤＳＰ２内にはクロックジェネレータ２８が設けられて
おり、クロックジェネレータ２８からクロックパルスが
シーケンスコントローラ１８やプログラムカウンタ２０
に供給される。またクロックジェネレータ２８から発生
されるクロックパルスはＡ／Ｄ変化器１のサンプリング
のタイミング信号として供給される。

また、インターフェース３から出力されるオーディオ信
号データはミュートスイッチ回路３０に供給される。ミ
ュートスイッチ回路３０のオン時にはオーディオ信号デ
ータは更にディジタルフィルタ３６を介してＤ／Ａ変換
器３７に供給される。ミュートスイッチ回路３０のオン
オフはシーケンスコントローラ１８から出力される命令
信号によって制御されるようになっている。

かかる構成において、上記した３ステートバッファ３９
ａ〜４０ｂ及びミュートスイッチ回路３０のオンオフの
命令信号の他に、シーケンスコントローラ１８は転送バ
ッファ２６に保持された係数データ群をＲＡＭ１０に転
送する命令信号、転送バッファ２７に保持されたアドレ
スデータ群をＲＡＭ１７に転送する命令信号、インター
フェース３からのオーディオ信号データの信号データＲ
ＡＭ５，６の指定アドレスへの転送命令信号、信号デー
タＲＡＭ５，６の指定アドレスから信号データを読み出
してバッファメモリ７へ転送する命令信号、ＲＡＭ１０
の指定アドレスから係数データを読み出してバッファメ
モリ９へ転送する命令信号、ＡＬＵ１１の各種演算動作
命令信号、アキュームレータ１２に保持された信号デー
タの信号データＲＡＭ５，６の指定アドレス又はバッフ
ァメモリ７への転送命令信号、信号データＲＡＭ６の指
定アドレスから外部ＲＡＭ１５の書き込み指定アドレス
への転送命令信号、外部ＲＡＭ１５の遅延指定アドレス
から信号データＲＡＭ６の指定アドレスへの転送命令信
号、ＲＡＭ５，６及び外部ＲＡＭ１５を初期化するため
のリセット命令信号等の命令信号を発生する。これらの
命令信号はマイクロコンピュータ２４からの指令又はプ
ログラムＲＡＭ１９に記憶されたプログラムに従って適
切なタイミングで発生される。なお、マイクロコンピュ
ータ２４からの指令は指令レジスタ２１に保持されるの
で、シーケンスコントローラ１８はプログラムに従った
動作中に指令レジスタ２１の内容を監視して割り込み動
作によりマイクロコンピュータ２４からの指令に対する
命令信号の発生を行なう。指令レジスタ２１に保持され
た指令はそれに対応する命令信号が発生されると例え
ば、シーケンスコントローラ１８によってキャンセルさ
れる。

キーボード２５のいずれかのモードキーが操作される
と、マイクロコンピュータ２４は第３図に示すように現
在の音場モードと異なる音場モードを指定するモードキ
ーの操作か否かを判別する（ステップ４１）。現在の音
場モードと異なる音場モードの指定の場合には直にミュ
ートスイッチ回路３０をオフにせしめてミュート状態と
するためにミュート指令をシーケンスコントローラ１８
に対して発生し（ステップ４２）、操作されたキーに対
応するシーケンス制御プログラム、係数データ群α_１，
α_２……α_ｎ及び遅延時間データ群ｔ_１，ｔ_２……ｔ_ｎ
をＲＯＭから読み出して転送する（ステップ４３〜４
５）。シーケンス制御プログラムはインターフェース２
３、そしてメインバス２２を介してＲＡＭ１９に転送さ
れて図示しないメモリ書き込み制御回路によって書き込
まれる。係数データ群はインターフェース２３、そして
メインバス２２を介して転送バッファ２６に転送され
る。遅延時間データ群はインターフェース２３、そして
メインバス２２を介して転送バッファ２７に転送され
る。このように係数データ及び遅延時間データを転送バ
ッファ２６、２７に転送すると、マイクロコンピュータ
２４はシーケンスコントローラ１８に対してデータ切替
指令を発生し（ステップ４６）、更に初期化指令を発生
する（ステップ４７）。シーケンスコントローラ１８は
データ切替指令に応じてメモリ制御回路３４，３８に対
して所定の命令信号を発生して転送バッファ２６に転送
された係数データ群をＲＡＭ１０の所定域に書き込ま
せ、また転送バッファ２７に転送された遅延時間データ
群をＲＡＭ１７の所定域に書き込ませる。また、シーケ
ンスコントローラ１８は初期化指令に応じて上記したリ
セット命令信号をメモリ制御回路３１，３２，３５に対
して発生するので、メモリ制御回路３１，３２，３５に
よって信号データＲＡＭ５，６及び外部ＲＡＭ１５の全
ての記憶域に“０”が書き込まれる。

ステップ４７の実行後、ミュートスイッチ回路３０をオ
ンにせしめてミュート状態を解除するためのミュート解
除指令をシーケンスコントローラ１８に対して発生する
（ステップ４８）。すなわち、ミュートスイッチ回路３
０は現在の音場モードを他の音場モードに切替えるため
にＲＡＭ１０，１７及び１９内のデータやプログラムを
変更する期間だけオフとなるのである。これはデータや
プログラムの変更により生ずる雑音信号が出力されるこ
とを防止するためである。

なお、マイクロコンピュータ２４が初期化指令を発生し
ないで、データ切替指令に応じてシーケンスコントロー
ラ１８がＲＡＭ１０，１７へのデータ転送の命令信号を
発生した後、それに続けてリセット命令信号を発生する
ようにしても良い。

次に、ＤＳＰ２内における信号データ処理動作について
説明する。Ａ／Ｄ変換器１に入力されるオーディオ信号
はクロックジェネレータ２８からのクロックパルスに同
期したサンプリング周期毎にディジタルオーディオ信号
データ群ｄ_１，ｄ_２……ｄ_ｎに変換され、そのオーディ
オ信号データ群はインターフェース３を介して第１デー
タバス４に供給される。データバス４に供給された信号
データ群はＲＡＭ５又は６に供給されて記憶される。

ＲＡＭ６に書き込まれた信号データはデータバス１４に
よってインターフェース１６内の出力レジスタ（図示せ
ず）に順次転送され、更にその出力レジスタから外部Ｒ
ＡＭ１５の書き込みアドレスで指定され記憶位置に書き
込まれる。この書き込みアドレスはメモリ制御回路３５
によって制御され外部ＲＡＭ１５の記憶位置数に対応し
た数のアドレスを所定の順番で転送信号データ毎に変化
される。外部ＲＡＭ１５において読み出しアドレスで指
定される記憶位置の信号データが読み出されてインター
フェース１６内の入力レジスタ（図示せず）に転送され
る。読み出しアドレスは、ＲＡＭ１７に記憶された遅延
時間データがメモリ制御回路３８によって読み出されて
メモリ制御回路３５に供給されるので、メモリ制御回路
３５において供給される遅延時間データに応じて書き込
みアドレスを基準に設定される。すなわち、遅延時間デ
ータにより１つの信号データのＲＡＭ１５への書き込み
タイミングとその読み出しタイミングとの間が遅延時間
となるのである。インターフェース１６内の入力レジス
タに転送保持された信号データはデータバス１４によっ
て信号データＲＡＭ６に転送される。この外部ＲＡＭ１
５との転送動作により音場制御用の遅延オーディオ信号
データ、すなわち初期反射音データが作成されるのであ
る。

一方、ＲＡＭ１０から読み出された係数データはバッフ
ァメモリ９に供給されて保持される。シーケンスコント
ローラ１８によってタイミングが適切にとられることに
より、バッファメモリ６にはＲＡＭ５，６又はアキュー
ムレータ１２から信号データが転送され、乗算器８はバ
ッファメモリ６に保持された信号データとバッファメモ
リ９に保持された係数データとを乗算する。例えば、信
号データ群ｄ_１，ｄ_２……ｄ_ｎと係数データ群α_１，α
_２……α_ｎとを積和演算する場合には、先ず、バッファ
メモリ６にｄ_１が保持出力され、バッファメモリ９にα
_１が保持出力され、乗算器８においてα_１・ｄ_１が演算
され、このα_１・ｄ_１にＡＬＵ１１において０を加算
し、その演算結果がアキュームレータ１２において保持
される。次いで、バッファメモリ６にｄ_２が保持出力さ
れ、バッファメモリ９にα_２が保持出力され、乗算器８
においてα_２・ｄ_２が演算されると、アキュームレータ
１２からα_１・ｄ_１が出力されてＡＬＵ１１においてα
_１・ｄ_１＋α_２・ｄ_２が演算される。これを繰り返すこ
とにより が算出される。この がインターフェース３から出力される。

第４図に示すように右チャンネルのグラフィックイコラ
イザ（Ｇ．Ｅ．Ｑ）処理、左チャンネルの音場制御
（Ｓ．Ｆ．Ｃ）処理、左チャンネルのグラフィックイコ
ライザ処理、そして右チャンネルの音場制御処理の順序
で処理が繰り返し行なわれる。この４つの処理は第１デ
ータバス４を用いた処理である。一方、上記した遅延オ
ーディオ信号データの作成処理はこれらグラフィックイ
コライザ処理及び音場制御処理と並行して行なわれる。
すなわち、第４図に示すように右チャンネルのグラフィ
ックイコライザ処理及び左チャンネルの音場制御処理中
には第２データバスにより外部ＲＡＭ１５から信号デー
タＲＡＭ６へ右チャンネルの音場制御処理用の遅延オー
ディオ信号データの転送処理が行なわれ、また左チャン
ネルのグラフィックイコライザ処理及び右チャンネルの
音場制御処理中には第２データバスにより外部ＲＡＭ１
５から信号データＲＡＭ６へ左チャンネルの音場制御処
理用の遅延オーディオ信号データの転送処理が行なわれ
る。

グラフィックイコライザ処理の場合にはＲＡＭ１０にグ
ラフィックイコライザ用に予めキー操作により設定され
た左右チャンネルの周波数帯域毎のレベルに対応する係
数データが記憶される。周波数帯域毎の演算に際しＲＡ
Ｍ１０から係数データが順次読み出されてバッファメモ
リ９に転送される。一方、メモリ制御回路３１によって
ＲＡＭ５の読出しアドレスが実行ステップ毎に指定さ
れ、その指定アドレスから信号データが読み出されてデ
ータバス４を介してバッファメモリ７に転送される。

例えば、グラフィックイコライザの１周波数帯域分の動
作を述べると次のようになる。先ず、第１ステップにお
いてＲＡＭ５の１２_Ｈ番地から信号データｄ₁₂を読み出
し、読み出された信号データｄ₁₂と設定された係数デー
タα_０とをバッファメモリ７，９に転送することにより
乗算器８にて乗算させる。その乗算結果α_０・ｄ₁₂には
第１ステップより２ステップ後の第３ステップにおいて
ＡＬＵ１１によって０が加算されてその加算結果がアキ
ュームレータ１２に保持される。

第２ステップにおいてはＲＡＭ５の１１_Ｈ番地から信号
データｄ₁₁を読み出し、読み出された信号データｄ₁₁と
設定された係数データα_０とを乗算器８にて乗算させ
る。その乗算結果α_０・ｄ₁₁には第４ステップにおいて
ＡＬＵ１１によってアキュームレータ１２の保持値（第
３ステップの加算結果）が加算されてその加算結果がア
キュームレータ１２に保持される。次いで、第３ステッ
プにおいては３ステップ前のアキュームレータ１２の保
持値（１周波数帯域の最終演算値）ＥＱ_n-1をＲＡＭ５
の１０_Ｈ番地及びバッファメモリ７に転送して係数デー
タα_０と乗算器８にて乗算させる。その乗算結果α_０・
ＥＱ_n-1に第５ステップにおいてＡＬＵ１１によってア
キュームレータ１２の保持値（第４ステップの加算結
果）が加算されてその加算結果がアキュームレータ１２
に保持される。

第４ステップにおいてはＲＡＭ５の１４_Ｈ番地から信号
データｄ₁₄を読み出し、読み出された信号データｄ₁₄と
設定された係数データα_０とを乗算器８にて乗算させ
る。その乗算結果α_０・ｄ₁₄には第６ステップにおいて
ＡＬＵ１１によってアキュームレータ１２の保持値（第
５ステップの加算結果）が加算されてその加算結果がア
キュームレータ１２に保持される。そして第５ステップ
においてはＲＡＭ５の１３_Ｈ番地から信号データｄ₁₃を
読み出し、読み出された信号データｄ₁₃と設定された係
数データα_０とを乗算器８にて乗算させる。その乗算結
果α_０・ｄ₁₃には第７ステップにおいてＡＬＵ１１によ
ってアキュームレータ１２の保持値（第６ステップの加
算結果）が加算されてその加算結果がアキュームレータ
１２に保持される。このようにしてグラフィックイコラ
イザの１周波数帯域分のオーディオ信号データが得ら
れ、設定された周波数帯域分だけ上記と同様の動作が行
なわれる。なお、図示していないが、乗算器８の出力段
にはシフタが設けられており、乗算器８の乗算結果が適
切なタイミングをもってＡＬＵ１１に供給されるように
なっている。

次に、切替回路３３の切替動作について説明する。マイ
クロコンピュータ２４はキー操作によりＤＳＰ２の処理
動作が変更されると、第５図に示すように外部ＲＡＭ１
５を使用する処理であるか否かを判別する（ステップ５
１）。例えば、上記した音場制御処理を行なう場合には
外部ＲＡＭ１５を使用する処理であり、グラフィックイ
コライザ処理やフィルタ処理だけの処理は外部ＲＡＭ１
５を使用しない処理である。外部ＲＡＭ１５を使用する
処理の場合にはシーケンスコントローラ１８に対してメ
モリ独立使用指令を発生し（ステップ５２）、外部ＲＡ
Ｍ１５を使用しない処理の場合にはシーケンスコントロ
ーラ１８に対してメモリ共用指令を発生する（ステップ
５３）。これらの指令はレジスタ２１内に保持される。
シーケンスコントローラ１８は指令レジスタ２１に保持
されたメモリに関する指令内容に応じて切替回路３３を
切替える命令信号を発生する。すなわち、メモリ独立使
用指令の場合にはメモリ制御回路３２から制御信号がＲ
ＡＭ６に供給され、音場制御処理をする場合や上記した
如く音場制御処理とグラフィックイコライザ処理とを並
行して行なう場合には信号データＲＡＭ６の書き込み及
び読み出しはメモリ制御回路３２によって制御される。
一方、メモリ共用指令の場合にはメモリ制御回路３１か
ら制御信号がＲＡＭ５，６に供給され、外部ＲＡＭを用
いないグラフィックイコライザ処理やフィルタ処理だけ
の処理の場合には信号データＲＡＭ５，６の書き込み及
び読み出しはメモリ制御回路３１によって制御される。
従って、メモリ制御回路３１はＲＡＭ５の書き込み及び
読み出しアドレスを指定する他にＲＡＭ６のアドレスを
指定する。例えば、ＲＡＭ５への書き込み時に書き込み
アドレスがＲＡＭ５の上限アドレス以上となるとＲＡＭ
６のアドレス指定による書き込みに移行するのである。

次いで、キーボード２５のミュートキーが操作された場
合の動作について説明する。マイクロコンピュータ２４
はミュートキーが操作されると、第６図に示したように
ミュート状態であるか否かを判別する（ステップ６
１）。これはミュートフラグＦ_Ｍの内容からから判別さ
れる。ミュート状態でない場合にはＦ_Ｍ＝０であるので
ミュート指令を発生し（ステップ６２）、ミュートフラ
グＦ_Ｍに１をセットする（ステップ６３）。ミュート指
令は指令レジスタ２１に保持されるのでシーケンスコン
トローラ１８はミュートスイッチ回路３０をオフ状態に
する。一方、ミュート状態の場合にはＦ_Ｍ＝１であるの
でミュート解除指令を発生し（ステップ６４）、ミュー
トフラグＦ_Ｍを０にリセットする（ステップ６５）。ミ
ュート解除指令はミュート指令に代って指令レジスタ２
１に保持されるのでシーケンスコントローラ１８はミュ
ートスイッチ回路３０をオン状態にする。

よって、ミュートキーが操作されると、ミュートスイッ
チ回路３０がオフにされ、ミュートキーが再度操作され
ると、ミュートスイッチ回路３０がオンにされる。この
ミュートスイッチ回路３０のオフの期間にはシーケンス
コントローラ１８はプログラムに従った命令発生動作を
継続する。

発明の効果 以上の如く、本発明のオーディオ信号データ処理装置に
おいては、入力手段、出力手段、第１及び第２のデータ
メモリ並びに演算手段間のオーディオ信号データの転送
を第１のデータバスにおいて行ない、第２のデータメモ
リ及び遅延メモリ間の遅延データ作成のためのオーディ
オ信号データの転送を第２のデータバスによって行なう
ので、互いに独立した第１及び第２のデータバスにより
異なるデータのデータ転送を並行して行なうことがで
き、また遅延メモリによる遅延処理動作と演算手段によ
る係数乗算動作とを並行して行なうことができる。よっ
て、高価な素子を用いてディジタル処理速度を速くせず
とも十分な精度の音場制御を行ないかつグラフィックイ
コライザ等の機能を備えることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図の装置を一部分を具体的に示した回路図、第３図、
第５図及び第６図は第１図の装置中のマイクロコンピュ
ータの動作を示すフロー図、第４図は各処理動作の順番
を示す図である。 主要部分の符号の説明 ２……ＤＳＰ ４，１４……データバス ５，６……信号データＲＡＭ ７，９……バッファメモリ ８……乗算器 １０……係数データＲＡＭ １１……ＡＬＵ １２……アキュームレータ １７……遅延時間データＲＡＭ １８……シーケンスコントローラ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 和男 山梨県甲府市大里町465番地 パイオニア ビデオ株式会社半導体工場内 (56)参考文献 特開 昭63−64096（ＪＰ，Ａ) 特開 昭64−72615（ＪＰ，Ａ) 特開 平２−132497（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】オーディオ信号データを順次供給する入力
   手段と、第１のデータメモリと、オーディオ信号データ
   を前記第１のデータメモリへ書き込みかつ前記第１のデ
   ータメモリから読み出す第１のデータメモリ制御手段
   と、第２のデータメモリと、オーディオ信号データを前
   記第２のデータメモリへ書き込みかつ前記第２のデータ
   メモリから読み出す第２のデータメモリ制御手段と、前
   記第１及び第２のデータメモリのうちの少なくとも１に
   書き込まれたオーディオ信号データに対して所定係数を
   乗算する演算手段と、前記演算手段の演算結果に応じて
   オーディオ信号データを出力する出力手段と、前記入力
   手段、前記出力手段、前記第１及び第２のデータメモリ
   並びに前記演算手段間のオーディオ信号データの転送を
   行なう第１のデータバスと、遅延メモリと、第２のデー
   タメモリから読み出されたオーディオ信号データを所定
   時間だけ遅延させるように前記遅延メモリに対する書き
   込み及び読み出しを制御する遅延メモリ制御手段と、前
   記第２のデータメモリ及び前記遅延メモリ間のオーディ
   オ信号データの転送を行なう第２のデータバスとを備え
   たことを特徴とするオーディオ信号データ処理装置。